一种基于FPGA的SOE系统及其实现SOE的方法

摘要

本发明属于工业控制领域集散控制系统领域，公开了一种基于FPGA的SOE系统及其实现SOE的方法，其特征在于：FPGA位于CPU和PHY芯片之间，通过MII接口分别与CPU和PHY芯片连接；FPGA内建IEEE1588数据包解析模块，SOE事件监测模块和自由计时时钟模块。本发明以FPGA+CPU的架构，极其灵活地实现了高精度的IEEE1588时间同步系统，在此基础上简洁地实现了高分辨率的SOE系统。基于FPGA技术，以硬件代替软件，提高了系统的可靠性，抗干扰性能和灵活性灵活性。系统可以根据实际选择资源满足需要的FPGA芯片，还可以根据实际应用灵活地开辟合适大小的片内存储器。

说明书

技术领域

本发明属于工业控制领域集散控制系统领域，具体涉及一种应用于输入输出信号的基于FPGA的SOE系统及其实现SOE的方法。

背景技术

随着计算机、网络技术的迅猛发展，工业控制系统的智能化程度越来越高，系统规模越来越大，处理的信息量越来越大，这就给系统事件分析、故障分析带了挑战，如何记录系统事件成为了一个重要课题。作为应对，控制系统提出了SOE要求。SOE全称是Sequence Of Event，一般翻译为事件顺序。SOE系统可以记录系统中信号变化的时刻，记录系统事件发生时间，可用于系统事件分析、故障分析等，如何提高SOE系统精确度及分辨率，成为SOE系统的重要研究方向。

提高SOE系统时间精度，需要系统时间能够精确同步，因此首先需要解决系统同步问题。随着控制系统规模的扩大，系统结构复杂程度的增加，系统数据量的增长，对时间同步系统的要求越来越高。采用GPS为时间源，基于IEEE1588 的网络时间同步系统可以简化时间同步系统的结构，降低投资建设成本，降低维护难度，减少日常维护的工作量，是工业控制领域时间同步的一个重要发展方向。要建立高精度的IEEE1588 的网络时间同步系统必须要实现高精度的时间标签的捕获，目前时间标签的捕获方法存在使用不灵活，成本较高的问题，迫切需要一种经济灵活、实用高效的时间标签捕获方法。

对于一个处理庞大数据量的控制网络，准确、及时记录大量事件非常困难。随着技术的发展，对SOE系统分辨率的要求也越来越高。将FPGA引入SOE系统，简化了SOE设计，降低了设计难度，提高了性能。随着研究的深入，用FPGA实现SOE系统必将成为一种趋势。

发明内容

本发明要解决的技术问题是提供一种基于FPGA的SOE系统及其实现SOE的方法，其可实现IEEE1588高精度时间同步系统，并在系统时钟精确同步的基础上实现高分辨率的SOE系统。

为解决上述技术问题，采用的技术方案是：一种基于FPGA的SOE系统，包括CPU、PHY芯片和FPGA，其特征在于：FPGA位于CPU和PHY芯片之间，通过MII接口分别与CPU和PHY芯片连接；FPGA内建IEEE1588数据包解析模块，SOE事件监测模块和自由计时时钟模块。

利用上述SOE系统实现SOE的方法，其特征在于：

(1) 系统时间同步，包括以下步骤：

a. IEEE1588数据包解析模块监测CPU和PHY芯片之间的收发数据包，当IEEE1588数据包解析模块获取数据包的同时，记录下由自由计时时钟模块产生的当前相对时间信息；

b. IEEE1588数据包解析模块解析获取的数据包，当数据包被判定为IEEE1588对时数据包时，将该IEEE1588对时数据包信息和对应的相对时间信息存入FPGA片内存储器；

CPU读取FPGA中存储的IEEE1588对时数据包信息及其对应的相对时间信息，获取收发数据包的绝对时间和相对时间，通过两次对时数据包绝对时间相减求得一个网络系统中时间偏差T，相对时间加上偏差时间T得到系统的基准时间，从而保证整个网络系统中设备时间的一致性；

(2) SOE记录，包括以下步骤：

a.  SOE事件监测模块监测发生的事件，监测到事件时，即记录下该事件发生时刻由自由计时时钟模块产生的当前相对时间信息；

b.  SOE事件监测模块判断事件是否真实有效，当确认事件真实有效时，把事件及其对应的相对时间信息存入FPGA片内存储器；

c. CPU读取FPGA中存储的SOE记录，SOE记录中的时间是自由计时时钟的时间值，CPU中自由计时时钟的时间值减去SOE记录中自由计时时钟的时间值得到时间偏差T’，CPU绝对时间加上T’得到SOE事件的绝对时间，然后上报SOE事件。

本发明的积极效果是：以FPGA+CPU的架构，极其灵活地实现了高精度的IEEE1588时间同步系统，在此基础上简洁地实现了高分辨率的SOE系统。基于FPGA技术，以硬件代替软件，提高了系统的可靠性，抗干扰性能和灵活性灵活性。系统可以根据实际选择资源满足需要的FPGA芯片，还可以根据实际应用灵活地开辟合适大小的片内存储器。

附图说明

下面结合附图和具体实施方式对本发明作进一步说明。

图1是本发明的SOE系统功能框图。

具体实施方式

图1是本发明的SOE系统功能框图。如图1所示，一种基于FPGA的SOE系统，包括CPU、PHY芯片和FPGA，其特征在于：FPGA位于CPU和PHY芯片之间，通过MII接口分别与CPU和PHY芯片连接；FPGA内建IEEE1588数据包解析模块，SOE事件监测模块和自由计时时钟模块。

利用上述SOE系统实现SOE的方法，其特征在于：

(1) 系统时间同步，包括以下步骤：

a. IEEE1588数据包解析模块监测CPU和PHY芯片之间的收发数据包，当IEEE1588数据包解析模块获取数据包的同时，记录下由自由计时时钟模块产生的当前相对时间信息；

b. IEEE1588数据包解析模块解析获取的数据包，当数据包被判定为IEEE1588对时数据包时，将该IEEE1588对时数据包信息和对应的相对时间信息存入FPGA片内存储器；

c.  CPU读取FPGA中存储的IEEE1588对时数据包信息及其对应的相对时间信息，获取收发数据包的绝对时间和相对时间，通过两次对时数据包绝对时间相减求得一个网络系统中时间偏差T，相对时间加上偏差时间T得到系统的基准时间，从而保证整个网络系统中设备时间的一致性；

(2) SOE记录，包括以下步骤：

a.  SOE事件监测模块监测发生的事件，监测到事件时，即记录下该事件发生时刻由自由计时时钟模块产生的当前相对时间信息；

b.  SOE事件监测模块判断事件是否真实有效，当确认事件真实有效时，把事件及其对应的相对时间信息存入FPGA片内存储器；

c.  CPU读取FPGA中存储的SOE记录，SOE记录中的时间是自由计时时钟的时间值，CPU中自由计时时钟的时间值减去SOE记录中自由计时时钟的时间值得到时间偏差T’，CPU绝对时间加上T’得到SOE事件的绝对时间，然后上报SOE事件。

在上述SOE系统及其实现SOE的方法中，CPU与PHY芯片之间传递的IEEE1588对时数据包可以包括有A网和B网的数据包，A网和B网的数据包采用同一时钟源，其中某一网络故障时，则另一网络用于对时。

FPGA内建的IEEE1588数据包解析模块用于监测解析以太网数据包。该模块仅监测解析CPU与PHY芯片之间传递的数据包，而不干扰数据包的正常传输。IEEE1588数据包解析模块判定是否为IEEE1588对时数据包主要是判定数据包是否为IEEE1588的Sync报文或Delay_Req报文。当IEEE1588数据包解析模块判定获取的数据包为Sync报文或Delay_Req报文时，将报文中的IP地址、端口地址等信息及之前锁存的相对时间信息存入FPGA片内存储器。

FPGA内建的SOE事件监测模块用于监测发生的事件，SOE事件监测模块仅对监测到事件进行分析，而不干扰信号正常的输入输出。

本发明简化了时间同步系统与SOE系统的设计，提高了系统的对时精度，提高了SOE系统的分辨率。本发明可以通过提高FPGA内建SOE事件监测模块的采样频率，很容易地提高SOE系统的分辨率，在采样频率10KHz的条件下，可实现0.2ms的分辨率。