DDS中的相位幅度转换方法以及装置

摘要

本发明涉及DDS中的相位幅度转换方法以及装置。包括相位累加器、相位截断处理单元、正弦对称性逻辑处理单元、相位截断误差输出单元、线性与多项式逼近处理单元、D/A转换器；以及低通滤波器。在DDS中的相位幅度转换装置中加入正弦对称性逻辑处理单元和线性与多项式逼近处理单元对波形存储存储器进行压缩，从而得到了一种应用于DDS中的实现高压缩比的相位幅度转换方法以及装置。

说明书

技术领域

本发明涉及直接数字频率合成器(DDS或DDFS)技术领域，尤其是 涉及直接数字频率合成器(DDS或DDFS)中的相位幅度转换方法以及装 置。

背景技术

直接数字频率合成器(Direct Digital frequency Synthesizer，DDS或 DDFS)是一种频率合成器，其直接采用数字技术将正弦波形的相位信息 转换为幅度信息，具有频率分辨率高、频率切换速度快并且在频率切换时 保持输出波形相位连续等优点。DDS被广泛地应用于通信、雷达、信号处 理以及电子对抗等各种军民用途。

传统的DDS电路结构框图如图6所示，其中包括基准时钟源模块 (103)、频率控制字模块(101)、相位偏移模块(102)、相位累加器 模块(104)、相位幅度转换器模块(105)、D/A转换模块(107)和LPF 低通滤波模块(108)。首先，相位累加器模块(104)在时钟频率f_clk控 制下以(L-1)比特宽度频率控制字K作累加运算，输出L比特宽度二进 制格式数据作为波形存储ROM(106)的索引地址；然后，波形存储 ROM(106)将相应地址上存储的n比特宽度正弦波形幅度数据输出到n 比特的D/A转换模块(107)；最后，D/A转换模块(107)将ROM中存 储的波形数据转换为阶梯波形再经过LPF低通滤波模块(108)得到合成 的频率为f_o的正弦波形信号。输出信号频率f_o与时钟频率f_clk、频率控制 字K以及相位累加器位宽L之间的关系为：f_o＝K*f_clk/2^L。

相位幅度转换模块是DDS系统的核心模块之一，通常采用ROM查表 法和ROM-less法两种方式实现。ROM查表法是指在ROM查找表中预先 存储完整的或者部分的信号值，把相位累加器输出的相位序列作为获取 ROM查找表中信号值的地址，从而完成相位到幅度的转换。ROM-less法 是指完全不使用ROM对波形数据进行存储，而是通过对相位累加器输出 的相位序列直接进行数学计算得到对应的信号值来实现相位幅度转换。

采用ROM查找表法进行相位幅度转换的主要限制因素是波形存储 ROM面积的大小，这也是限制电路功耗、速度的主要瓶颈。由输出频率f_o的计算公式可知，高速和高分辨率DDS设计必然要求巨大的ROM存储资 源。为了减小波形存储ROM的需求，通常有两种办法：一为对相位进行 截断和加入相位随机抖动技术。如图7所示，相位截断是将累加器输出的 L比特宽度数据的高P比特作为ROM的地址，截掉其中的低(L-P)比特 地址，这样可以将ROM的地址宽度从2^L减小为2^P，但相位地址的截断会 导致输出波形杂散增大。根据理论推算和实际测试，最大杂散分量的衰减 与用于查表的相位宽度之间的关系为6倍关系，比如查找表地址输入为P 位宽度，则最大的杂散分量衰减程度为-6PdB，另外，加入相位随机抖动 技术可以提高-12dB的衰减。在实际系统中根据具体的无杂散动态范围 (SFDR)要求可以适当对相位地址进行截断来减少ROM需求；二是对 ROM中存储数据进行压缩，比如利用正弦波形对称性可以将ROM压缩为 原先的四分之一，或者使用其他的高级压缩算法，如常用的Sunderland结 构、Nicholas结构及泰勒级数线性插值结构等等。

ROM-less法实现相位幅度转换主要有CORDIC极坐标轴旋转法算 法。如图3所示，该方法也需要一定数量的ROM用来存储各级迭代运算 的参数，并且需要多级的迭代才能达到比较高的无杂散动态范围 (SFDR)。另外，硬件消耗也比较大，只适用于于FPGA等高速运算环 境下，且存在一定相位延时，而应用在相位极其严格的动态PLL中则其相 位偏差较大。

由Nicholas等人在1991年发表于IEEE杂志《Journal of Solid-State  Circuits》的文章《A150-Mhz Direct Digital Frequency Synthesizer in1.25 μM CMOS With-90-dBc Spurious Performance》描述了一种高频谱纯度和 宽带宽DDFS的COMS集成电路实现方法。该方法采用两块ROM分别作 为粗调ROM和细调ROM，前者产生相位分辨率的基本取样，然后在这些 基本取样之间应用后者通过内插的形式提供精细的相位分辨率，该方法压 缩比达到128∶1。

由Madisetti等人在1999年发表于IEEE杂志《Journal of Solid-State  Circuits》的文章《A100-Mhz，16-B，Direct Digital Frequency Synthesizer  with a100-dBc Spurious-Free Dynamic Range》中提出了一种基于CORDIC 算法的DDFS的结构和实现。基于CORDIC算法的DDFS实现无需使用乘 法器，只需利用移位和相加运算，通过多次数的迭代运算即可产生高精度 的正余弦值，尤其适合于流水线结构的FPGA实现。

由Bellaouar等人在2000年发表于IEEE杂志《Journal of Solid-State  Circuits》的文章《Low-Power Direct Digital Frequency Synthesis for Wire- less Communications》中讨论了一种更加节省ROM的DDFS实现方法。该 方法采用两块ROM，前者ROM产生相位累加器的高位地址对应的正弦波 形的基本取样值，后者ROM通过线性插值的形式提供相位误差补偿值。 该方法只需使用16个ROM存储空间即可获得-60dB的无杂散动态范围 (SFDR)。

专利公开号为US5999581的美国专利描述了一种产生正弦或余弦函数 的直接数字频率合成器。该合成器结构主要包括存储相位累加器高位地址 对应的正弦波形存储ROM和对应相位累加器低位地址的基于线性插值的 波形误差补偿值ROM以及逻辑控制模块。逻辑控制模块根据相位累加器 的高位地址取出正弦波形存储ROM对应的波形采样值，然后根据相位累 加器的低位地址取出波形误差补偿值并进行线性插值运算，最后将两部分 计算结果相加得到高精度的波形输出。

专利公开号为CN1355609A的中国专利中利用如下三角函数性质：

sinθ＝sin(α+β)＝sin(α)cos(β)+cos(α)sin(β)    (1)

将角度θ表示为α+β的形式，其中，α的位数为θ的高位地址的位 数，α的值对应θ的高位地址所代表的角度值；β的位数为θ的低位地址的 位数，β的值对应θ的低位地址所代表的角度值。根据α和β所覆盖的角 度范围，生成四个小的存储器表，分别存储α和β的正弦余弦函数值，通 过三角函数性质(1)即可计算出θ的正弦函数值。在这种结构的DDS 中，尽管存储器的数量增加了，但由于每个存储器查找表的地址位数只等 于压缩前存储表的地址的高位或低位地址，存储表的大小被大大压缩。

专利公开号为US7440987的美国专利提出了一种利用三角函数性质 (1)并结合线性插值的DDS设计方法，特点是根据正弦曲线在取样间隔 很小时取样值趋近于线性关系的特征将表示θ的低位地址的位数β的位宽 进一步缩减。该设计方法只需使用16个ROM存储空间即可获得-100dB的 无杂散动态范围(SFDR)。

专利公开号为CN101335509A的中国专利结合三角函数的有限项泰勒 级数展开式进行相位幅度转换：

sin(θ)＝sin(θ_H)+cos(θ_H)(θ_L)+δ_sin    (2)

其中，θ表示去除最高地址两位的角度，θ_H表示去除最高地址两位的 高地址位，θ_L表示低地址位，δ_sin为修正常数。

综上所述，尽管提出了很多压缩ROM表容量的方法，但这些传统的 的方法都仍无法有效地解决DDS中占用ROM面积过大的问题。因此，需 要新型的相位幅度转换方法来进一步减少DDS中占用的ROM面积。

发明内容

本发明希望提供一种新型的应用于DDS中的相位幅度转换方法，以 最大程度地压缩ROM表容量，旨在解决现有的DDS中用于实现相位幅度 转换的部分占用ROM面积过大的问题。

本发明的一个方面涉及一种DDS中的相位幅度转换方法，其特征在 于，包括：相位累加步骤，在基准时钟下将频率控制字和相位偏移量输入 到相位累加器而得到相位地址；相位截断处理步骤，将所述相位累加步骤 中输出的所述相位地址输入到相位截断处理单元，所述相位截断处理单元 对输入的所述相位地址进行截断；正弦对称性逻辑处理步骤，将截断后的 相位地址输入到正弦对称性逻辑处理单元，并且利用被输入的截断后的相 位地址查找存储了0～π/2的区间内正弦函数的所有幅值的绝对值的存储 器中的值，从而得到对应的正弦函数值；相位截断误差输出处理步骤，相 位截断误差处理步骤基于所述相位累加器输出的相位地址宽度和所述相位 截断处理单元输出的相位地址宽度输出误差相位地址和误差相位地址宽 度；线性与多项式逼近处理步骤，基于所述相位截断误差输出处理步骤的 输出对查表得到的所述正弦函数值进行线性逼近和多项式逼近来得到高精 度的正弦值；D/A转换步骤，将所得到的高精度的正弦值进行D/A转换； 以及低通滤波步骤，将进行了D/A转换后的值进行低通滤波来输出模拟正 弦信号。

本发明的另一个方面涉及的一种DDS中的相位幅度转换装置，其特 征在于，包括：相位累加器，所述相位累加器在基准时钟下被输入频率控 制字和相位偏移量而得到相位地址序列；相位截断处理单元，所述相位截 断处理单元被输入所述相位地址，并对输入的所述相位地址进行截断；存 储器，所述存储器中存储0～π/2的区间内正弦函数的所有幅值的绝对 值；正弦对称性逻辑处理单元，所述正弦对称性逻辑处理单元被输入截断 后的相位地址，并利用所输入的截断后的相位地址查找存储器中的值，从 而得到对应的正弦函数值；相位截断误差处理单元，所述相位截断误差处 理单元基于所述相位累加器输出的相位地址宽度和所述相位截断处理单元 输出的相位地址宽度输出误差相位地址和误差相位地址宽度；线性与多项 式逼近处理单元，所述线性与多项式逼近处理单元基于所述相位截断误差 处理单元的输出对查表得到的所述正弦函数值进行线性逼近和多项式逼近 来得到高精度的正弦值；D/A转换器，所述D/A转换器将所得到的高精度 的正弦值进行D/A转换；低通滤波器，所述低通滤波器将进行了D/A转换 后的值进行低通滤波来输出模拟正弦信号。

根据本发明，得到了一种应用于DDS中的实现高压缩比的相位幅度 转换方法以及装置。

附图说明

图1是本发明的高压缩比相位幅度转换的DDS结构框图；

图2是本发明方法的流程图；

图3是本发明方法中线性+多项式逼近处理模块的流程图；

图4是本发明根据波形存储ROM的地址宽度的ROM压缩性能表；

图5A是相同系统条件下传统DDS的频谱特性图；

图5B是相同系统条件下本发明设计DDS的频谱特性图；

图6是传统DDS结构框图；

图7是加入相位截断和相位随机抖动技术的传统DDS结构框图；

图8是通过CORDIC算法实现相位幅度转换的DDS结构框图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图 及实施例对本发明进行进一步详细说明。

首先参考图1和图2对本发明的实施方式涉及的高压缩比的DDS中的 相位幅度转换装置进行说明。相位幅度转换装置100包括：频率控制字单 元101、相位偏移量单元102、基准时钟源103、相位累加器104，相位幅 度转换器401、D/A转换器107和LPF(低通滤波器)108。

基准时钟源103提供相位幅度转换装置中的基准时钟f_clk。频率控制字 单元101输出频率控制字，相位累加器104在基准时钟f_clk的控制下以(L- 1)比特宽度的频率控制字进行累加计算，输出L比特宽度的二进制格式 数据相位地址序列，其中，频率控制字为2_(L-1)。相位偏移量单元102输 出相位偏移量。所述相位累加器104包括加法器和相位寄存器，每来一个 时钟脉冲f_CLK，加法器将频率控制字与相位寄存器输出的累加相位数据相 加，并把相加后的结果送至相位寄存器的输入端。相位寄存器一方面将上 一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，使加法 器在下一时钟的作用下继续与频率控制字相加；另一方面将这个值作为相 位地址序列输入到相位幅度转换器401。即，频率控制字和相位偏移量被 输入到相位累加器104，从而得到地址宽度为N的相位地址序列。

相位幅度转换器401包括相位截断处理单元203、正弦对称性逻辑处 理单元402、1/4周期波形存储器408、以及线性与多项式逼近处理单元 403。所述相位截断处理单元203对从相位累加器104输出的相位地址序 列进行截断(量化)，得到输入到正弦对称性逻辑处理单元402的相位地 址，在相位截断处理单元203中将相位累加器输出的L比特宽度数据的高 P比特作为ROM的地址，截掉其中的低(L-P)比特地址，这样可以将 ROM的地址宽度M从2^L减小为2^P。截断后的相位地址被输入到正弦对称 性逻辑处理单元402实现ROM寻址和数据符号判断。具体地，利用在0～ π/2的区间内正弦函数的所有幅值的绝对值已经都出现过的性质，构造一 个对应角度值为0～π/2的正弦幅值表，通过正弦对称性逻辑处理和查表来 确定当前相位对应的函数值的符号和数据地址，从而得到正弦信号的输 出。其中，0～π/2的正弦幅值表被存储在1/4周期波形存储器ROM408 (以下简称为存储器408)中。如表1所示，根据经过相位截断处理单元 203处理后的相位地址的高两位地址计算存储器408的地址和数据的符号 的判断的对应关系。其中，MSB表示最高位地址值，MSB-1表示次高位地 址值。正弦对称性逻辑处理单元402包括地址取补判断单元404、正弦符 号判断单元406、地址转换单元405、以及符号转换单元407。地址取补判 断单元404根据相位截断处理单元203输出的相位地址的次高位地址 (MSB-1)判断是否进行地址补码转换。若MSB-1位为1则进行地址补码 转换，若为0则不进行地址补码转换。地址转换单元405根据从地址取补 判断单元404得到的相位地址的低位地址(除了最高位外的地址位)对存 储器408进行ROM寻址，得到相位截断处理单元203输出的相位地址所 对应的正弦函数值的绝对值。正弦符号判断单元406根据相位截断处理单 元203输出的相位地址的最高位地址(MSB)判断正弦值符号。若MSB 位为0则正弦值符号不变(取正)，若为1则正弦值符号取负。通过正弦 对称性逻辑处理单元402的处理能对波形存储ROM起到4∶1的压缩性 能。

表1

线性与多项式逼近处理单元403包括线性与多项式逼近运算单元409 以及相位截断误差处理单元410。基于正弦对称性逻辑处理单元402输出 的寻址地址对存储器408寻址而得到的正弦函数值被输入到线性与多项式 逼近处理单元403中，采用线性与多项式逼近的方法将正弦函数值逼近相 位累加器104输出的相位地址所对应的正弦函数值。其中，相位截断误差 处理单元410根据相位截断处理单元203的输出得到误差相位地址宽度 Q，其中Q＝2^(L-P)。所述线性与多项式逼近运算单元409对所得的正弦函 数值进行线性逼近，并对相位截断误差进行多项式逼近，基于上述线性逼 近和多项式逼近所得的结果得出最终的正弦函数值。

具体的线性与多项式逼近方式如图3所示，步骤如下。首先，根据上 述的存储器寻址和数据符号判断得到相位截断处理单元203输出的相位地 址及下一个相位地址所对应的正弦函数值。式子表示如下：

$u_k=U_m\sin (k*\frac{2\pi }{M}+{\theta }_0)---\left(3\right)$

$u_{k+1}=U_m\sin ((k+1)*\frac{2\pi }{M}{+\theta }_0)---\left(4\right)$

$u_k=U_m\sin (m*\frac{2\pi }{M}+{\theta }_0)---\left(5\right)$

其中，u_k和u_k+1表示相位截断处理单元203输出的相位地址及下一个 相位地址所对应的正弦函数值，U_m为信号峰值，k表示相位截断处理单元 203输出的相位地址，M是相位截断处理单元203输出的相位地址宽度， θ₀是信号初始相位。另外，u_n表示相位累加器104输出的相位地址进行相 位幅度转换后所对应的理想的正弦值，m表示相位累加器104输出的相位 地址，N是相位累加器104输出的相位地址宽度。

根据上述得到的u_k和u_k+1以及相位截断误差处理单元410输出的误差 相位地址进行线性逼近，表达式如下：

$u_n^{\prime }=u_k+(u_{k+1}-u_k)*\frac{q}{Q}---\left(6\right)$

$r=\frac{u_n^{\prime }-u_n}{u_n^{\prime }}---\left(7\right)$

其中，u’_n是线性逼近后的正弦值，q是相位截断误差处理单元410输 出的误差相位地址，Q表示相位截断误差处理单元410输出的误差相位地 址宽度，假设相位累加器104输出的相位地址宽度N为2^L，经过相位截 断处理单元203的相位地址宽度M为2^P，则相位截断误差部410输出的误 差相位地址宽度Q为2^(L-P)。另外，r表示以线性逼近后的正弦值u’_n为底 的相对误差。

根据上述得到的线性逼近的正弦函数值、相位截断误差处理单元410 输出的误差相位地址q和相位截断处理单元203输出的相位地址k可以进 行以下两种多项式逼近，两种不同多项式逼近方式的ROM压缩性能有一 定的差距，

多项式逼近方式1：

r′＝p00+p10*q+p01*k+p20*q²+p11*q*k    (8)

其中，r’是正弦值相对误差r的逼近值，p00、p10、p01、p20和p11 是逼近多项式的常系数。

多项式逼近方式2：

r′＝p1*q²+p2*q+p3    (9)

其中，r’是正弦值相对误差r的逼近值，p1、p2和p3是逼近多项式 的常系数。

根据上述得到的正弦值相对误差的逼近值r’计算出最终的线性与多 项式逼近正弦值u”_n如下式所示：

$r=\frac{u_n^{\prime }-u_n}{u_n^{\prime }}\to u_n=u_n^{\prime }*(1-r)\stackrel{r^{\prime }\approx r}{\to }{u}_n^{\prime \prime }=u_n^{\prime }*(1-r^{\prime })\approx u_n---\left(10\right)$

这里，采用MATLAB对使用本发明和传统DDS在相同的SFDR情况 下所需波形存储ROM的地址宽度进行比较分析。

实施例

本实施例的基准时钟源设置为f_clk＝1MHz，目标输出频率f_o＝600Hz， 系统要求频率分辨率Δf为0.00005Hz，SFDR＞＝180dB，不考虑波形存储 ROM的幅度量化位宽和D/A转换的性能要求。本领域普通技术人员知 道，根据本实施例系统要求并按照推算公式(11)可以得出传统DDS设 计的相位累加器位宽L为35比特t：

$2^L>=\frac{f_{\mathrm{clk}}}{\mathrm{\Delta f}}---\left(11\right)$

SFDR≈6P dB    (12)

另外，根据推算公式(12)可知，传统DDS设计中波形存储ROM位 宽P为31比特。

专利公开号为CN1437361的中国专利利用正弦函数的对称性质，将正 弦的角度范围控制在0～π/2范围之内。通过构造一个0～π/2正弦幅值 表，ROM表的空间压缩比可以做到2²∶1。

专利公开号为CN1355609A的中国专利利用三角函数公式(1)将角 度θ表示为α+β的形式，根据α和β所覆盖的角度范围，生成四个小的 存储器表，分别存储α和β的正弦余弦函数值。这种结构的DDS的存储 表被大大压缩。以本实施例要求的压缩前其传统DDS设计中波形存储 ROM位宽P为31比特为例，假设高位和低位地址分别为15和16位，则 压缩后的存储表地址宽度将减少为2*2¹⁵+2*2¹⁶，ROM的压缩比达到了 2¹⁴∶1。

专利公开号为CN101335509A的中国专利利用正弦函数的对称性和 三角函数的有限项泰勒级数展开式(2)进行相位幅度转换。以本实施例 要求的压缩前传统DDS设计中波形存储ROM位宽P为31比特为例，假 设高位和低位地址分别为15和16位，则压缩后的存储表地址宽度将减少 为2×2^(15-2)，ROM的压缩比达到了2¹⁷∶1。

由图4给出的本发明根据波形存储ROM的大小能取得的压缩性能表 可以确定本发明满足系统SFDR要求所需要的波形存储ROM位宽P仅为 10比特。根据仿真结果，传统DDS的输出信号和本发明设计的DDS输出 信号的频谱分析结果如图5A和图5B所示，由图可知，传统DDS的输出 信号和本发明设计的DDS输出信号的SFDR都能达到小于180dB的系统 要求。本发明设计的DDS中ROM压缩达到了2²¹∶1，节省了21比特的 ROM地址宽度，相对于公开号为CN1437316的专利中提供的方案，存储 空间缩小524288倍，相对于公开号为CN1355609A的专利中提供的方 案，存储空间缩小128倍，相对于公开号为CN101335509A的专利中提供 的方案，存储空间缩小16倍。

在传统DDS中的相位幅度转换装置中加入正弦对称性逻辑处理单元 402和线性与多项式逼近处理单元403对波形存储ROM进行压缩。其中， 正弦对称性逻辑处理单元402能起到4∶1的ROM压缩性能，而线性与多 项式逼近处理单元403随着波形存储ROM地址宽度的增大能达到几个数 量级的压缩性能。本发明根据波形存储ROM的地址宽度能取得的ROM 压缩性能如图4所示，本发明在相同输出波形性能(SFDR)的情况下有效地 压缩了传统DDS结构中的波形存储ROM的面积，大大地减小了DDS电 路的硬件成本与功耗。

以上所述DDS中正弦相位幅度转换方法仅为本发明的较佳实施例而 己，应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于 限定本发明，并不用以限制本发明在其他利用到正弦相位幅度转换的应 用，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等， 均应包含在本发明的保护范围之内。