Turbo-STBC系统中生成软判决度量的实现方法

摘要

本发明提供了一种在2发送天线2接收天线构成的Turbo-STBC系统中生成LLR软判决度量的实现方法。该方法通过在FPGA上设计LLR生成器模块来实现，在Turbo-STBC级联系统中，LLR生成器将接收端的基带信号通过STBC解码器解码后输入LLR运算器运算，生成的LLR软判决度量作为后续Turbo软判决译码器的输入进行Turbo译码。在进行内部运算模块的设计时，充分采用并行运算思想，提高了系统吞吐量。其中STBC解码器的设计中采用硬件复用技术，在保证运算器功能实现的同时节省了运算器对硬件资源的消耗。LLR运算器的设计采用了简易算法，与传统算法相比较，降低了运算器硬件实现的复杂度。

说明书

技术领域

本发明涉及无线通信领域，且更具体地涉及一种Turbo-STBC(Space Time Block  Code，空时分组码)系统中生成LLR(Log likelihood Ratio，对数似然比)软判决 度量的实现方法。

背景技术

Turbo码作为一种可逼近香农限的信道编码方案，以其优异的性能被广泛应用于 无线通信系统中，Turbo码将卷积码和随机交织器有机地结合，实现了随机编码，解 码器通过采用软输入软输出迭代译码来近似最大似然译码，可获得较高的解码增益。

STBC是一种MIMO(Multiple Input Multiple Output，多输入多输出)多天线系 统常用的发送分集编码方式，编译码方式简单，与具有较大编码增益的外码级联时， 级联系统的性能将有较大提高。在Turbo-STBC级联系统中，发送端将调制后的数据经 Turbo编码器编码后再进行STBC编码并发送，接收端采用级联译码可使两种编码有机 结合，使系统同时获得信道编码增益和发送分集增益。

然而，常用的STBC解码算法是一种硬输出解码，STBC解码器输出的是经判决后 恢复出的比特数据，不能用于Turbo软输入软输出迭代译码，因此在Turbo-STBC级联 系统中，如何将STBC接收机恢复出的调制符号转化Turbo解码器所需要的LLR软判决 度量的算法就显得尤为关键。传统LLR生成算法一般基于接收符号与标准星座点之间 的欧式距离，且需要对所有星座点进行遍历运算并比较，算法复杂，运算量大，不利 于硬件实现。

发明内容

本发明提供了一种在2发送天线2接收天线构成的Turbo-STBC级联系统中生成 LLR软判决度量的实现方法。该方法基于FPGA(Field Programmable Gate Array，现 场可编程逻辑门阵列)平台设计实现，包括STBC解码模块以及LLR软判决度量生成模 块，分别实现STBC解码和LLR运算，且在进行LLR生成模块的设计时采用简易算法， 解决了传统LLR算法硬件实现复杂度高的问题。

实现本发明的具体技术手段有：

1、一种Turbo-STBC系统中生成软判决度量的实现方法，其特征在于：该方法通 过在FPGA硬件平台上设计接收端LLR生成器模块来实现，其中接收端LLR生成器模块 由信道估计输入缓存器，基带数据输入缓存器，噪声方差输入缓存器，STBC解码器， LLR运算器，输出缓存器构成；

1.1.信道估计输入缓存器，基带数据输入缓存器，噪声方差输入缓存器，通过其 内部输入控制器将输入LLR生成器模块的信道参数、接收端基带信号以及噪声方差信 号进行缓存，并输入各自的内部FIFO(First In First Out，先入先出)缓存单元；

1.2.STBC解码器模块用于STBC结合算法的实现，该模块从信道估计输入缓存器、 基带数据输入缓存器中读入信道参数和接收端基带信号，并通过内部运算电路进行 STBC结合运算；

1.3.LLR运算器模块用于LLR软判决度量生成算法的实现，该模块将STBC解码 器的输出信号以及噪声方差输入缓存器中的噪声方差信号进行LLR运算，将运算结果 送入输出缓存器并作为最终结果输出。

2.前述1.2中，STBC解码器内部由运算单元复用控制器和可复用实部运算模块、 可复用虚部运算模块构成，两个可复用运算模块可根据运算单元复用控制器输入的控 制信号高低电平的改变进行运算模式的切换，在对相邻的基带信号进行STBC结合运算 时，实现运算电路的时分复用。

3.前述1.3中，LLR运算器采用LLR简化算法，该算法针对QPSK(Quadrature  Phase Shift Keying，四相相移键控)调制方式对传统算法进行进一步简化，简化算 法中各调制比特的LLR值表述为：

$\mathrm{LLR}\left(b_0\right)=-\mathrm{Im}\left(s_i\right)·\frac{2}{{\sigma }^2}$

$\mathrm{LLR}\left(b_1\right)=-\mathrm{Re}\left(s_i\right)·\frac{2}{{\sigma }^2}$

式中b₀、b₁为调制比特，s_i为接收端基带信号，Im为取实部运算，Re为取虚部运 算，σ²为信道噪声方差。

4.前述1.3中，LLR运算器内部由输入数据缓存单元和除法器构成，采用两条并 行链路同时运算b₀、b₁对应的LLR值。输入数据缓存单元采用乒乓操作方式将输入数 据缓存后输入除法器，乒乓操作中输入选择控制器将数据输入数据缓冲器的同时，对 相应数据进行取反并在数据缓冲器内进行加1，实现了数据的求补码运算。

5.前述2中，可复用运算模块内部采用并行运算结构，分为4级运算器，其中可 复用实部运算模块第1级运算器由8个乘法器构成，第2级运算器由4个模式可控加 减器构成，第3级运算器由2个加法器构成，第4级运算器由1个加法器构成。可复 用虚部运算模块前3级运算器与实部运算模块相同，第4级运算器由1个减法器构成。

附图说明

图1为LLR生成器硬件模块框图

图2为基带数据输入缓存器硬件结构图

图3为STBC解码器硬件结构图

图4运算单元复用控制器内部状态机状态转移图

图5为格雷码编码的QPSK调制星座图

图6LLR运算器硬件结构图

具体实施方式

以下结合说明书附图对本发明的实施例做进一步说明：

在2发送天线2接收天线构成的Turbo-STBC级联系统中，数据经过Turbo编码以 及调制之后输入STBC编码模块，STBC编码模块将两个连续调制符号s₀、s₁进行正交 编码处理以生成发送矩阵：

$S=\left(\begin{array}{cc}{S}_0& -{s_1}^{*}\\ s_1& {s_0}^{*}\end{array}\right)---\left(1\right)$

式(1)中“*”表示共轭。

信道估计得到的信道参数矩阵定义为：

$H=\left(\begin{array}{cc}{h}_{11}& h_{12}\\ h_{21}& h_{22}\end{array}\right)---\left(2\right)$

接收端对应的基带接收信号矩阵为：

$R=\left(\begin{array}{cc}{r}_{11}& r_{12}\\ r_{21}& r_{22}\end{array}\right)---\left(3\right)$

接收端信号进入接收端LLR生成器模块后被转化为LLR软判决度量，并最终送入 Turbo译码器进行译码。

图1所示为LLR生成器硬件模块框图，主要包括4个外部端口和6个内部模块， 各外部端口的输入输出数据以及各内部模块中的数据都以补码形式表示。其中，外部 端口主要包括3个数据输入端口和1个LLR输出端口，3个输入端口包括：信道估计 输入端口，主要用于信道参数的输入，该端口包含两路复信号，分别输入信道参数矩 阵的第一行和第二行，每路复信号由I、Q数据构成，其中数据I表示复信号实部，数 据Q表示复信号虚部；基带信号输入端口，主要用于接收端基带信号的输入，该端口 包含两路复数数据，分别输入基带接收矩阵的第一行和第二行，每路数据由I、Q两路 组成；噪声方差输入端口，主要用来输入噪声方差数据，其输入数据格式为单路实数 数据。LLR输出端口，用于输出各调制比特对应的LLR值，以提供给Turbo译码器进 行译码。内部模块主要包括信道估计输入缓存器101，基带数据输入缓存器102，噪声 方差输入缓存器103、STBC解码器104、LLR运算器105、输出缓存器106。工作时， 输入端口输入的基带信号和信道参数经过各自独立的输入缓存器进入STBC解码器进 行STBC结合运算，以去除信道对发送符号的非线性影响并初步恢复出原始调制符号， 之后再进入LLR运算模块计算各调制比特的LLR软判决度量值，最后所得的LLR值通 过输出缓存器送入Turbo译码器进行译码。

图2给出了基带数据输入缓存器的硬件结构图，输入控制器首先通过握手信号与 上一级模块完成信号的输入，如式(3)中接收矩阵所示，输入缓存器在第1个时钟周 期将两根接收天线对应的基带信号r₁₁、r₂₁缓存，在第2个时钟周期将基带信号r₁₂r、₂₂缓存，并将相邻时间内的两组接收信号进行串并转换，转换后的并行数据r₁₁、r₁₂、r₂₁、 r₂₂送入FIFO缓存器，以保证STBC解码器对FIFO中的数据一次读操作即可完成接收 矩阵R中全部元素的读入。

信道估计输入缓存器和噪声方差输入缓存器的结构及功能与基带数据输入缓存器 类似，主要完成对输入的信道传输矩阵和信道噪声方差的缓存和串并转换功能。

本发明中STBC解码器采用了经典的STBC结合算法，其表达式为：

${\tilde{s}}_0=\underset{j=1}{\overset{2}{\Sigma }}[{\left(h_{1,j}\right)}^{*}·r_{1,j}+h_{2,j}·{\left(r_{2,j}\right)}^{*}]---\left(4\right)$

${\tilde{s}}_1=\underset{j=1}{\overset{2}{\Sigma }}[{\left(h_{2,j}\right)}^{*}·r_{1,j}-h_{1,j}·{\left(r_{2,j}\right)}^{*}]---\left(5\right)$

式(4)和(5)中的h和r分别表示信道传输矩阵和基带接收信号矩阵中的元素， 表示STBC解码器输出信号。

在FPGA实现时，式(4)、(5)的实数运算被分为实部运算和虚部运算，将式(4) 进行实部和虚部展开，如式(6)、(7)所示，将式(5)进行实部和虚部展开，如式(8)、 (9)所示：

$\mathrm{Re}\left({\tilde{s}}_0\right)=\mathrm{Re}\left(h_{11}\right)·\mathrm{Re}\left(r_{11}\right)+\mathrm{Re}\left(h_{21}\right)·\mathrm{Re}\left(r_{21}\right)+\mathrm{Re}\left(h_{12}\right)·\mathrm{Re}\left(r_{12}\right)+\mathrm{Re}\left(h_{22}\right)·\mathrm{Re}\left(r_{22}\right)$(6)

$+\mathrm{Im}\left(h_{11}\right)·\mathrm{Im}\left(r_{11}\right)+\mathrm{Im}\left(h_{21}\right)·\mathrm{Im}\left(r_{21}\right)+\mathrm{Im}\left(h_{12}\right)·\mathrm{Im}\left(r_{12}\right)+\mathrm{Im}\left(h_{22}\right)·\mathrm{Im}\left(r_{22}\right)$

$\mathrm{Im}\left(\tilde{s}o\right)=\mathrm{Re}\left(h_{11}\right)·\mathrm{Im}\left(r_{11}\right)-\mathrm{Re}\left(h_{21}\right)·\mathrm{Im}\left(r_{21}\right)+\mathrm{Re}\left(h_{12}\right)·\mathrm{Re}\left(h_{22}\right)·\mathrm{Im}\left(r_{22}\right)$(7)

$-(\mathrm{Im}\left(h_{11}\right)·\mathrm{Re}\left(r_{11}\right)-\mathrm{Im}\left(h_{21}\right)·\mathrm{Re}\left(r_{21}\right)+\mathrm{Im}\left(h_{12}\right)·\mathrm{Re}\left(r_{12}\right)-\mathrm{Im}\left(h_{22}\right)·\mathrm{Re}\left(r_{22}\right))$

$\mathrm{Re}\left({\tilde{s}}_1\right)=\mathrm{Re}\left(h_{21}\right)·\mathrm{Re}\left(r_{11}\right)-\mathrm{Re}\left(h_{11}\right)·\mathrm{Re}\left(r_{21}\right)+R\left(h_{22}\right)·\mathrm{Re}\left(r_{12}\right)-\mathrm{Re}\left(h_{12}\right)·\mathrm{Re}\left(r_{22}\right)$(8)

$+\mathrm{Im}\left(h_{21}\right)·\mathrm{Im}\left(r_{11}\right)-\mathrm{Im}\left(h_{11}\right)·\mathrm{Im}\left(r_{21}\right)+\mathrm{Im}\left(h_{22}\right)·\mathrm{Im}\left(r_{12}\right)-\mathrm{Im}\left(h_{12}\right)·\mathrm{Im}\left(r_{22}\right)$

$\mathrm{Im}\left({\tilde{s}}_1\right)=\mathrm{Re}\left(h_{21}\right)·\mathrm{Im}\left(r_{11}\right)+\mathrm{Re}\left(h_{11}\right)·\mathrm{Im}\left(r_{21}\right)+\mathrm{Re}\left(h_{22}\right)·\mathrm{Im}\left(r_{12}\right)+\mathrm{Re}\left(h_{12}\right)·\mathrm{Im}\left(r_{22}\right)$(9)

$-(\mathrm{Im}\left(h_{21}\right)·\mathrm{Re}\left(r_{11}\right)+\mathrm{Im}\left(h_{11}\right)·\mathrm{Re}\left(r_{21}\right)+\mathrm{Im}\left(h_{22}\right)·\mathrm{Re}\left(r_{12}\right)+\mathrm{Im}\left(h_{12}\right)·\mathrm{Re}\left(r_{22}\right))$

通过对比式(6)和式(8)、式(7)和式(9)，可知和实部、虚部运算表达 式结构类似，只有在部分加减运算上有区别，因此在进行STBC解码器的设计中采用硬 件复用思想，由同一模块完成对和的运算。

STBC解码器的硬件结构如图3所示，式(6)、(8)中和实部的运算，由可复 用实部运算模块302完成，式(7)、式(9)中和虚部的运算，由可复用虚部运算 模块303完成。上述两个模块在运算单元复用控制器301输出的实部运算模式控制信 号308、虚部运算模式控制信号309的控制下通过改变内部运算器的工作模式，以时 分复用的方式在两个连续的时钟周期内分别计算出

运算单元复用控制器有3种工作状态，由其内部的状态机控制，状态机的状态转 移过程如图4所示：状态1为起始状态，此阶段运算单元复用控制器从基带数据输入 缓存器、信道估计输入缓存器读出基带数据和信道参数，完成数据读入后运算单元复 用控制器进入状态2，否则停留在状态1，直至完成所需数据缓存；状态2中，运算单 元复用控制器根据式(6)和式(7)中的运算表达式，按图3中所示的对应方式， 按序将Re(h₁₁)、Re(r₁₁)、Re(h₂₁)、Re(r₂₁)、Re(h₁₂)、Re(r₁₂)、Re(h₂₂)、Re(r₂₂)、Im(h₁₁)、 Im(r₁₁)、Im(h₂₁)、Im(r₂₁)、Im(h₁₂)、Im(r₁₂)、Im(h₂₂)、Im(r₂₂)输出至可复用实部运算模 块302各输入端口，将Re(h₁₁)、Im(r₁₁)、Re(h₂₁)、Im(r₂₁)、Re(h₁₂)、Im(r₁₂)、Re(h₂₂)、 Im(r₂₂)、Im(r₁₁)、Re(r₁₁)、Im(h₂₁)、Re(r₂₁)、Im(h₁₂)、Re(r₁₂)、Im(h₂₂)、Re(r₂₂)输出至 可复用虚部运算模块303的各输入端口，同时以低电平输出实部运算模式控制信号 308，以高电平输出虚部运算模式控制信号309，控制两个运算单元工作在运算的模 式之下，完成上述操作后状态机进入状态3，否则运算单元复用器停留在状态2直至 完成所有操作；状态3中，控制器根据式(8)和式(9)中的运算表达式，按图3 中所示的对应方式，按序将Re(h₂₁)、Re(r₁₁)、Re(h₁₁)、Re(r₂₁)、Re(h₂₂)、Re(r₁₂)、Re(h₁₂)、 Re(r₂₂)、Im(h₂₁)、Im(r₁₁)、Im(h₁₁)、Im(r₂₁)、Im(h₂₂)、Im(r₁₂)、Im(h₁₂)、Im(r₂₂)输出至 可复用实部运算模302块各输入端口，将Re(h₂₁)、Im(r₁₁)、Re(h₁₁)、Im(r₂₁)、Re(r₂₁)、 Im(h₂₂)、Re(h₁₂)、Im(r₂₂)、Im(h₂₁)、Re(r₁₁)、Im(h₁₁)、Re(r₂₁)、Im(h₂₂)、Re(r₁₂)、Im(h₁₂)、 Re(r₂₂)输出至可复用虚部运算模块303的各输入端口，并以高电平输出实部运算模式 控制信号308、低电平输出虚部运算模式控制信号309，以控制可复用实部运算模块 302和可复用虚部运算模块303工作在运算的模式下，完成上述操作后，运算单元 复用控制器完成一次循环工作，状态机重新进入状态1，准备进行下组数据的运算， 否则运算单元复用器停留在状态3，直至完成所有操作。

图3中可复用实部运算模块302内部采用并行运算结构和流水线处理方式，由4 级运算器构成：第1级运算器304为8个乘法器，完成实部运算所需乘法操作。 第2级运算器305为4个模式可控加减器，该加减器可通过实部运算模式控制信号308 输入的高低电平控制其工作模式，当控制信号为低电平时运算器执行加法运算，控制 信号为高电平时运算器执行减法运算。可复用实部运算模式控制信号308要经过一个 延时单元后再输入到可控加减器，以保证该控制信号与第1级乘法器的输出数据同步。 第3级运算器306和第4级运算器307由3个加法器级联组成，负责将之前运算器的 输出结果进行求和操作。可复用虚部运算模块303与可复用实部运算模块302结构基 本相同，区别为可复用虚部运算模块第4级运算器为减法器。

STBC解码器的输出随后进入LLR运算器进行LLR运算，由于传统的LLR生成算 法运算复杂度高，不利于FPGA硬件实现，因此本发明在对LLR运算器的设计中采用了 一种简易算法，该算法将图5所示的QPSK调制方式各调制比特的LLR定义为如式(10)、 (11)所示，在QPSK调制方式下，每个调制符号对应两个调制比特b₀、b₁，因此，每 个调制符号可计算出两个LLR软判决度量。

$\mathrm{LLR}\left(b_0\right)=-2\mathrm{Im}\left(Z_i\right)·\frac{{\left|H_s\right|}^2}{{\sigma }^2}---\left(10\right)$

$\mathrm{LLR}\left(b_1\right)=-2\mathrm{Re}\left(Z_i\right)·\frac{{\left|H_s\right|}^2}{{\sigma }^2}---\left(11\right)$

式(10)、(11)中Z_i为均衡后的符号，|H_s|²为信道增益幅度平方和，σ²为信道噪 声方差。STBC解码器的输出和Z_i之间的关系可表示为，则(10)、(11) 式可简化为：

$\mathrm{LLR}\left(b_0\right)=-\mathrm{Im}\left(s_j\right)·\frac{2}{{\sigma }^2}---\left(12\right)$

$\mathrm{LLR}\left(b_1\right)=-\mathrm{Re}\left(s_j\right)·\frac{2}{{\sigma }^2}---\left(13\right)$

根据式(12)、(13)中描述的LLR算法设计出的LLR运算器硬件结构图如图(6) 所示，为了提高模块的吞吐量，本模块采用两条并行链路分别计算b₁、b₀对应的LLR 软判决度量，各链路在进行输入数据缓存时采用了乒乓操作。图6中输入缓存单元内 的输入选择控制器、4个数据缓冲器、2个输出选择控制器构成了两组并行的乒乓操作 单元，在进行乒乓操作的同时，输入选择控制器将相应数据进行取反，并在数据缓冲 器中通过加法器进行加1运算，求得补码，运算结果在加法器中缓存。工作时输入选 择控制器通过与上一级模块间的握手信号将STBC解码器输出的两个连续数据以 及噪声方差输入缓存器中对应的噪声方差数据σ_i²、σ_i+1²暂存。在完成数据暂存后的第 1个时钟周期，输入数据将取反与σ_i²存入数据缓冲器1中，将取反与σ_i²存 入数据缓冲器3中；在第2个时钟周期数据输入选择控制器将取反与σ_i+1²存入 数据缓冲器2中，将取反与σ_i+1²存入数据缓冲器4中，同时，输出选择器1从 数据缓冲器1中读出的补码和σ_i²，并分别作为被除数与除数输入实部除法器， 输出选择器2从数据缓冲器3中读出数据的补码和σ_i²，作为被除数与除数输入虚 部除法器；在第3个时钟周期，输入选择控制器将暂存的新一组数据再次存入数据缓 冲器1和数据缓冲器3，与此同时，输出选择器1从数据缓存器2中读出的补 码和σ_i+1²，输入实部除法器，输出选择器2从数据缓冲器4中读出的补码和σ_i+1²， 输入虚部除法器。在后续时钟中，模块以上述方式循环的将输入数据缓存，并进行运 算。

LLR运算模块中除法器1和除法器2的输出即为b₁、b₀对应的LLR软判决度量值， 该判决度量值以并联的方式被送入输出缓存器中，输出缓存器通过与下一级模块之间 的握手信号将LLR软判决度量输出，以完成后续操作。

本发明支持QPSK和BPSK(Binary Phase Shift Keying，双相相移键控)两种调 制方式，当系统调制方式为BPSK时，不需要对本发明的硬件结构做出任何调整，只需 将LLR运算模块中除法器1的输出作为最终LLR软判决度量值输出即可。

以上所述，为本发明在一种系统参数下的实施例，并非用来对本发明加以限制， 本发明可适用于与不同的系统参数下。