一种基于采用锁相环脉冲插值技术的计数器及实现方法

摘要

本发明涉及一种基于采用锁相环脉冲插值技术的计数器及实现方法。门控信号经处理电路后输入到FPGA可编程门阵列电路的I/O管脚，被检流量计的脉冲信号，经处理电路后输入到FPGA可编程门阵列电路另一I/O管脚。FPGA可编程门阵列电路对流量计脉冲信号进行锁相环脉冲插值处理后，输出到液晶显示；同时通过RS-232串行通信接口输出。本计数器能在几十秒或更短标定时间内，以及在流量计脉冲频率为几十或更小时，仍能够满足0.01%的被检流量计脉冲计数精度，使在流量范围较小的标定装置上，标定较大流量的流量计成为可能。锁相环脉冲插值技术，突破了采用双计时法和四计时法要求输入脉冲频率和占空比均匀的局限性。

说明书

技术领域

本发明涉及一种计数器，特别涉及一种基于采用锁相环脉冲插值技术的计数器及实现方法。 

背景技术

锁相环脉冲插值技术主要应用在带脉冲输出的流量计标定过程中。在采用容积法（或质量法）标定流量计时，在一定时间内，流过待标定流量计的流体体积可由采集到的脉冲个数换算得到。传统计数器只能计算完整的脉冲信号所代表的流体流量，而不能计算残缺脉冲所代表的流体流量，因此造成了计量误差。收集更多的脉冲数可以减小计量误差。为了保证标定精度，标定期间所需收集的脉冲数的最少数量有一个限制。但是，通常流量计单位体积所产生的脉冲数是有限的。在对于标定大口径、大流量的流量计的情况下，流量标定装置的体积必须足够大，以保证采集到的脉冲数>10000个；同样，对于标定小口径、小流量的流量计的情况下，为了保证采集到10000个以上的脉冲数，标定时间往往相对较长。脉冲插值技术的出现，有效地解决了这个问题。但是采用双计时法和四倍计时法脉冲插入技术实现的计数器，其标定精度受输入脉冲信号的频率和占空比变化的影响较大。 

发明内容

本发明是针对现有的流量标定装置标定过程中，标定时间长、标定设备体积庞大，以及标定精度受输入脉冲信号的频率和占空比变化影响的问题，提出了一种基于采用锁相环脉冲插值技术的计数器及实现方法，不仅能保证标定精度，而且可以大大缩短标定时间，缩小标定设备体积，减少输入脉冲信号频率和占空比变化对标定精度的影响。 

本发明的技术方案为：一种基于采用锁相环脉冲插值技术的计数器，包括门控信号输入及处理电路、流量计脉冲信号输入及处理电路、FPGA可编程门阵列电路、液晶显示器和RS-232串行通信接口，门控信号经处理电路后输入到FPGA 可编程门阵列电路的I/O管脚；被检流量计的脉冲信号，经处理电路后输入到FPGA 可编程门阵列电路另一I/O管脚，FPGA 可编程门阵列电路对流量计脉冲信号进行锁相环脉冲插值处理后，输出到液晶显示；同时通过RS-232串行通信接口输出到上位计算机。 

所述门控信号采用红外光电转换器产生，触发同步计时，同时对被检流量计脉冲进行计数。 

所述FPGA可编程门阵列电路采用EP2C8Q208系列FPGA。 

一种基于采用锁相环脉冲插值技术的计数器实现方法，包括基于采用锁相环脉冲插值技术的计数器，具体包括如下步骤： 

1）门控信号和被检流量计的脉冲信号分别经过门控信号输入及处理电路、流量计脉冲信号输入及处理电路进行滤波、整形、放大后送入FPGA可编程门阵列，FPGA可编程门阵列对数据进行如下处理：

A：进入测周期计数器，在被检流量计输出脉冲信号的一个周期内，对FPGA的标准时钟信号进行计数，计数的量化误差为 ，若忽略各种误差，计数值为K： 

   

式中，f_o是系统标准时钟频率，f_x是流量计输入脉冲频率，系统输入信号周期测量的绝对误差为：

；    

B：自适应补偿分频器，由加法计数器、除法器、模N计数器和通用分频器四个单元组成，测周期计数器的计数值K送入加法计数器的重载输入端，加法计数器将计数值K与下一次除法运算中的余数相加，并将结果输出到除法器作被除数。在第一次加法运算中，余数为0，加法计数器输出计数值K；除法器的除数是系统输入信号的倍频系数N，倍频系数N在程序中设定，是固定值，通常设为100；除法器将除法运算的余数送入加法计数器，将整数商在标准时钟信号驱动下送入通用分频器；模N计数器对通用分频器的输出信号f_s进行脉冲计数，每计满N，模N计数器发出一个控制信号，使加法计数器重载测周期计数值K作为初值；的整数商记为D，余数记为M，则；在下一个采样周期内，通用分频器输出N个脉冲，加法计数器的计数值为K+m，m的取值范围为0～N-1；自适应分频器输出的脉冲频率为：

；                         

C：将锁相问题转化为同步问题来考虑，即通过控制N倍频后的流量计脉冲信号相对于输入流量计脉冲信号的起始点来实现，为此，以一个流量计脉冲信号周期为一个同步时段，在该输入信号的每个上升沿时刻，对自适应补偿分频器的输出信号进行同步处理，使得N倍频后的流量计脉冲信号与原始流量计输入信号同步；

D：当门控信号有效时，计数器T₂和计数器T₃分别对自适应补偿分频器的输出信号和系统标准时钟信号进行计数,以测量门控信号有效时，流量计输入脉冲个数和门控时间；当门控信号关闭时，计数器T₂的计数值除以N，保留两位小数，其结果为对应门控时间内，流量计累积输入脉冲个数，对计数器T₃的计数结果转换为门控时间，计时精度精确到毫秒；

2）将计数器T₂和计数器T₃数据处理结果输出到液晶显示单元，并通过RS-232串口通信接口输出到上位计算机。

本发明的有益效果在于：本发明基于采用锁相环脉冲插值技术的计数器及实现方法，电路简单、性能可靠、成本低廉。采用锁相环脉冲插值技术的、专用于流量标定装置的高精度计数器可以大大缩短标定时间，减小标定设备体积,减少被检流量计输入脉冲频率、占空比变化对标定精度的影响。 

附图说明

图1为锁相环脉冲插入法的原理图； 

图2为本发明基于采用锁相环脉冲插值技术的计数器结构框图；

图3为本发明基于采用锁相环脉冲插值技术的计数器主程序流程图；

图4为本发明基于采用锁相环脉冲插值技术的计数器输入脉冲信号N倍频的主程序流程图。

具体实施方式

如图1为锁相环脉冲插入法的原理图。流量计发出的脉冲信号作为信号1输入相位比较器，相位比较器的输出信号经过滤波器滤波后进入电压控制振荡器（以下称为VCO）。振荡器产生与输入电压成比例的高频率脉冲信号。选择这个频率应高于流量计的频率。 

VCO的输出信号经分频器处理，然后作为输入信号2反馈到相位比较器。频率增高的脉冲信号被除数N衰减。相位比较器的输出电压与两个输入信号之间的相位差或频率差成比例。因此，VCO的输出频率被连续的伺服控制，保证两个输入信号之间的相位或频率是相同的。选择频率除数N，便确定了脉冲插入的除数。 

在检定运行期间，收集的插值后的脉冲数通常表示如式（1）所示： 

        （1）

式（1）中，n〞是收集的电压控制振荡器(VCO)产生的高频脉冲数，N是选择的除数。

由式(1)可以看出，n′可由其它可测量值间接计算而得到。因此只要选择合适的除数N，并准确测量出高频脉冲数n〞，便可以得到插值后的脉冲数的值。为了保证n′有0.01％的分辨率，n〞必须满足以下条件： 

    （2）

式（2）中，n_m是采集的高频脉冲个数的最小值，是脉冲时间间隔的标准差。

常数500是依据理论和现场的实践经验推导出来的，由上式即可求得满足精度要求所要采集的最少高频脉冲数n_m。 

如图2为基于采用锁相环脉冲插值技术的计数器结构框图，包括门控信号输入及处理电路1、流量计脉冲信号输入及处理电路2、EP2C8Q208系列FPGA可编程门阵列电路3、液晶显示4和RS-232串行通信接口5。 

采用红外光电管转换器等产生计时和流量计输入脉冲信号进行计数的门控信号，门控信号经过门控信号输入及处理电路1，连接到EP2C8Q208系列FPGA 可编程门阵列电路3的I/O管脚；流量计脉冲信号输入及处理电路2对被检流量计的脉冲信号经光电隔离、整形，电平信号转换（转换为幅值为3.3V的电平信号）后，连接到EP2C8Q208系列FPGA 可编程门阵列电路3的I/O管脚。EP2C8Q208系列FPGA 可编程门阵列电路3 完成脉冲插值功能和数据处理，并通过液晶显示4和RS-232串行通信接口5输出。液晶显示4 用于显示必要的文字、门控时间，即流量计标定时间和经过脉冲插值的被检流量计累积脉冲数。 

传统的计数器只能计算门控时间内的完整的脉冲信号所代表的流体流量，而不能计算残缺脉冲所代表的流体流量。采用双计时和四倍计时法脉冲插入技术的计数器虽然能计算残缺脉冲信号所代表的流体流量，但是要求输入脉冲信号频率和占空比均匀。基于采用锁相环脉冲插值技术的计数器，不仅能计算残缺脉冲信号所代表的流体流量，而且标定精度不受输入脉冲信号频率和占空比变化的影响。 

锁相环脉冲插入技术在EP2C8Q208系列FPGA可编程门阵列电路中的实现主要包括以下三个步骤： 

1）门控信号和被检流量计的脉冲信号分别经过门控信号输入及处理电路、流量计脉冲信号输入及处理电路进行滤波、整形、放大后送入FPGA可编程门阵列，FPGA可编程门阵列对数据进行如下处理：

A：进入测周期计数器，在被检流量计输出脉冲信号的一个周期内，对FPGA的标准时钟信号进行计数，计数的量化误差为。若忽略各种误差，计数值为K： 

          （3） 

式中，f_o是系统标准时钟频率，f_x是流量计输入脉冲频率，系统输入信号周期测量的绝对误差为：

；    （4）

B：自适应补偿分频器，由加法计数器、除法器、模N计数器和通用分频器四个单元组成。测周期计数器的计数值K送入加法计数器的重载输入端，加法计数器将计数值K与下一次除法运算中的余数相加，并将结果输出到除法器作被除数。在第一次加法运算中，余数为0，加法计数器输出计数值K；除法器的除数是系统输入信号的倍频系数N，倍频系数N在程序中设定，是固定值，通常设为100；除法器将除法运算的余数送入加法计数器，将整数商在标准时钟信号驱动下送入通用分频器；模N计数器对通用分频器的输出信号f_s进行脉冲计数，每计满N，模N计数器发出一个控制信号，使加法计数器重载测周期计数值K作为初值；的整数商记为D，余数记为M，则；在下一个采样周期内，通用分频器输出N个脉冲，加法计数器的计数值为K+m，m的取值范围为0～N-1；自适应分频器输出的脉冲频率为：

（5）；                         

C:将锁相问题转化为同步问题来考虑，即通过控制N倍频后的流量计脉冲信号相对于输入流量计脉冲信号的起始点来实现。为此，以一个流量计脉冲信号周期为一个同步时段，在该输入信号的每个上升沿时刻，对自适应补偿分频器的输出信号进行同步处理，使得N倍频后的流量计脉冲信号与原始流量计输入信号同步。

D：当门控信号有效时，计数器T₂和计数器T₃分别对自适应补偿分频器的输出信号和系统标准时钟信号进行计数,以测量门控信号有效时，流量计输入脉冲个数和门控时间；当门控信号关闭时，计数器T₂的计数值除以N，保留两位小数，其结果为对应门控时间内，流量计累积输入脉冲个数，对计数器T₃的计数结果转换为门控时间，计时精度精确到毫秒； 

2）将计数器T₂和计数器T₃数据处理结果输出到液晶显示单元，并通过RS-232串口通信接口输出到上位计算机。

如图3为本发明的主程序流程图，所述的主程序主要包括输入脉冲信号倍频6、计数器的控制7、数据处理8、液晶显示9和RS-232输出10。输入脉冲信号倍频6完成对待标定流量计输出的脉冲信号的N倍频；计数器的控制7完成计数器T₂和计数器T₃在门控信号的上升沿开启，对N倍频后的输入脉冲信号和系统标准时钟信号分别计数，并在门控信号的下降沿关闭；数据处理8完成将计数器T₂的计数结果除以N并保留两位小数，得到带两位小数的累积脉冲数，将计数器T₃的计数结果转换为门控时间，计时精度精确到毫秒；液晶显示9完成液晶的初始化、，“累积脉冲数（个）” 和“测量时间（s）”的显示、以及累积脉冲数和门控时间的显示。RS-232串行通信接口11完成EP2C8Q208系列FPGA 3与上位计算机的通信。 

图4是输入脉冲信号N倍频的主程序流程图，所述的主程序包括脉冲计数12、计算分频系数13、系统标准时钟信号的分频14。脉冲计数12实现对每个输入信号的周期内系统标准时钟信号的个数的计数。计算分频系数13将填脉冲计数的结果作为加法计数器重载的初值，与除法器输出的余数相加，加法运算的和值输出到除法器作为被除数，除数是倍频系数N，除法运算的余数输出到加法计数器，除法运算的商即分频系数输出到系统标准时钟信号的分频14，模N计数器对通用分频器的输出信号进行计数，当计数值为N时就会向加法计数器输出重载信号。系统标准时钟信号的分频14依据分频系数实现标准时钟信号的分频，分频后的信号就是N倍频后的输入脉冲信号。