一种基于FPGA的LVDS接口实现的多路同时采样系统

摘要

本发明公开了一种基于FPGA的LVDS接口实现的多路同时采样系统，包括ECU、RAM、电源模块、通讯/控制接口模块以及多个FPGA内部硬线逻辑电路，每个FPGA内部硬线逻辑电路包括LVDS接口，每个LVDS接口的-输入端连接有RC积分器，+输入端输入模拟电压信号，当输入的模拟电压高于RC积分器的电压时，FPGA内部硬线逻辑电路将输出数字“1”，当输入的模拟电压低于RC积分器的电压时，FPGA内部硬线逻辑电路将输出数字“0”，ECU控制采样系统启动采样后，各FPGA内部硬线逻辑电路同时采样，并将采样的结果暂存在RAM内，ECU定时通过与FPGA的信息交互将采样的数据从RAM缓冲区读取后再处理，实现多路同时采样。本发明的系统电路实现简单、经济、高效。

说明书

技术领域

本发明属于数据采集领域，尤其是多路信号的同时采集。具体涉及一种基于FPGA的LVDS接口实现的多路同时采样系统。

背景技术

随着生活节奏的提高、人们对生活质量的追求以及环保意识的增强，纯电动汽车需求量与日俱增，电动汽车作为一个科技产物，内部的ECU越来越多，需要采集各种数据，但是由于ECU和ADC专用集成块的限制，ECU+ADC的这种硬件方式必须采用多通道切换的方式进行采样，通道切换的时间无法避免，也就无法做到多通道同时采样。随着FPGA、CPLD的技术越来越成熟，也有些方案采用了ECU+FPGA+ADC的方式，但是这种方案费用较高。

发明内容

本发明公开了一种基于FPGA的LVDS接口实现的多路同时采样系统，包括ECU、RAM、电源模块、通讯/控制接口模块以及多个FPGA内部硬线逻辑电路，每个FPGA内部硬线逻辑电路包括LVDS接口，每个LVDS接口的-输入端连接有RC积分器，+输入端输入模拟电压信号，当输入的模拟电压高于RC积分器的电压时，FPGA内部硬线逻辑电路将输出数字“1”，当输入的模拟电压低于RC积分器的电压时，FPGA内部硬线逻辑电路将输出数字“0”，ECU控制采样系统启动采样后，各FPGA内部硬线逻辑电路同时采样，并将采样的结果暂存在RAM内，ECU定时通过与FPGA的信息交互将采样的数据从RAM缓冲区读取后再处理，实现多路同时采样。

其中，FPGA内部硬线逻辑电路还包括采样寄存器和级连梳状滤波器。

其中，所述通讯/控制接口模块包括支持CAN、IIC、SPI通讯协议的硬件电路。

其中，所述电源模块包括电压转换电路和保护电路。

本发明利用FPGA或CPLD的LVDS输入、简单的电阻电容(RC)电路和一些FPGA或CPLD的数字逻辑单元实现共模功能，从而构建了模数转换器(ADC)的采样系统。

本发明的同时采样是指忽略硬件差异造成的延时而能达到的采样时间上的绝对同时。

本发明的系统能减轻ECU的负荷，降低成本。

本发明不需要独立的ADC专用集成块，硬件电路简单、费用低，由于FPGACPLD可编程，能够在不需要重复制版的情况下通过编程实现硬件的重新布置，大大缩短项目研发时间的同时硬件有高的可扩展性。

附图说明

图1：LVDS接口电路图；

图2：采样通道电路图；

图3：多路同时采样系统电路图。

具体实施方式

下面结合附图对本发明进行具体描述。

本发明所述的低压差分信号LVDS (Low Voltage Differential Signa1)是由ANSI/TIA/EIA-644(1995)定义的用于高速数据传输的物理层接口标准。

本发明所述的LVDS接口如图1所示：LVDS发送端的4个开关管交叉控制3．5mA 电流源在接收端采样电阻上的流向。电流在100Ω电阻上产生约350 mV 的电压差，接收器通过比较电压的极性来判断是逻辑“1”还是逻辑“0”。LVDS驱动器是电流型，对电源波动不敏感，功耗很低，1路LVDS传输功耗为3.5 mA × 350 mV=l.2 mW 。由于采用差分传输方式，LVDS收发器可以很好地消除共模干扰，提高系统电磁兼容性能。利用FPGA集成的LVDS接收器，配合少量外围器件，即可在FPGA内部实现ADC。

本发明所述的采样通道如图2所示：

RC积分器在LVDS输入的“-”端，模拟输入则在“+”端。 LVDS输入将作为一个简单的模拟比较器，如果模拟输入电压高于RC积分器的电压，将输出数字“1”。通过改变RC积分器的输入电压，LVDS比较器可用于分析模拟输入电压，以创建一个准确的数字表示。

模拟至数字控制模块可以用多种方式实现，取决于模拟输入的频率、所需的分辨率和可用的逻辑资源。用简单的逐次逼近寄存器可以处理低频信号，实现较高频率的情况可以用Δ-Σ调制器功能来实现，它由采样寄存器和级连梳状(CIC)滤波器组成。

过采样触发寄存器捕获LVDS输入的比较结果。通过驱动RC积分器的通用输出反馈这个信号。如果比较器输出为逻辑“1”，这意味着模拟输入高于RC积分器的电压。逻辑“1”通过触发器采样，并反馈到RC积分器，使RC积分器的电压上升。如果比较器输出为逻辑“0”，反馈信号将为逻辑“0”，这将会使得RC积分器电压更低。通过这个简单的反馈机制，数字值“跟踪”模拟输入频率，最终将输入的模拟信号转换为ECU可识别的数字信号。

本发明所述的一种基于FPGA的LVDS接口实现的多路同时采样系统如图3所示：

利用FPGA或CPLD可编程的特点在其内部实现多个基于LVDS的采样电路，ECU控制采样电路启动采样后，各采样电路同时采样，并将采样的结果暂存在FPGA的RAM区域内，ECU定时通过与FPGA的信息交互将采样的数据从RAM缓冲区读取后再处理，该电路利用了FPGA电路并行工作的优点实现了多路信号的同时采样，电路实现简单、经济、高效。