用于执行或者有助于示波器、抖动和/或误比特率测试器操作的集成电路上的电路系统

摘要

一种集成电路(“IC”)可以包括用于在测试串行数据信号时使用的电路系统。IC可以包括用于发射具有可选抖动、可选噪声和/或可控地可变驱动强度的串行数据信号的电路系统。IC也可以包括用于接收串行数据信号并且在这样的信号中执行误比特率(“BER”)分析的电路系统。IC可以提供指示它的操作的结果的输出信号。IC可以在各种模式中进行操作以执行或者至少模拟示波器、误比特率测试器等的功能以用于关于抖动容差、噪声容差等测试信号和电路系统。

说明书

技术领域

本公开涉及电子电路系统，诸如集成电路(“IC”)并且更具体 地涉及在IC上包括用于使IC能够执行(或者至少有助于执行)对 IC和/或连接到IC的其它电路系统的测试的电路系统。

背景技术

越来越高的IC复杂性增加了用IC外部的测试装置来测试IC 的性能的难度和开销。例如，并非可能希望测试的IC中的所有点都 可以充分连接到IC的输入/输出焊盘或者其它相似方便的外部可访 问电连接附着点。这可能导致需要昂贵、精密和难于使用的探测器 以用于访问IC中的所需部位。就该点而言，特别关注的领域是在许 多IC上提供的用于发射和/或接收高速串行数据信号(例如，具有约 1吉比特每秒(“1Gbps”)或者更高的串行数据比特速率的串行数据 信号)的电路系统。这样的电路系统通常需要若干紧密耦合的电路 部件，这些电路部件中的一些电路部件可以是可控地可调的，并且 这些电路部件中的任何电路部件(例如，除非被恰当调节或者校准 了)可能是整个传输或者通信链路或者系统的性能不足的来源。如 将在本公开的后续章节中证实的那样，向IC给予执行或者至少支持 某些电路测试功能的“板上”、“片上”或者“裸片上”能力，尤其在高速 串行数据信号传输区域中提供这些能力，可以是非常有利的。

发明内容

根据公开的某些可能方面，一种集成电路(“IC”)可以包括用 于在测试串行数据信号时中使用的电路系统。该IC可以包括用于以 可选抖动、可选噪声和/或可控地可变驱动强度发射串行数据信号的 电路系统。这种发射可以是针对IC外部的电路系统(但是它也可以 包括针对IC上的其它电路系统，诸如下文提到的接收器电路系统的 部分的环回(loop-back))。这里提到的外部电路可以是所谓的被 测试设备(“DUT”)。IC也可以包括用于接收串行数据信号并且用 于对这样的信号执行误比特率(“BER”)分析的电路系统。这种接收 可以来自上文提到的外部电路系统(但是它也可以包括对上文提到 的环回信号的处理)。IC可以提供指示它的操作结果的输出信号。 可以向IC外部的其它电路系统(例如，显示电路系统)施加这样的 输出信号，从而用户可以更方便地(例如，以图形的方式)利用那 些结果。IC可以能够在各种模式中进行操作以执行或者至少模拟示 波器、误比特率测试器、具有抖动和/或噪声的图案生成器和/或其它 相似测试装置的功能(或者至少一些功能)。例如，这样的测试可 以是关于信号、抖动、噪声测量、抖动容差、噪声容差以及其它信 号和电路变量而进行的对串行数据信号和电路系统的测试。

根据附图和下文的详细描述，本公开的其他特征、其性质和各 种优点将变得更为清楚。

附图说明

图1是根据本公开的某些可能方面的可能希望测试的一种电 路系统的一个示例性实施例的简化示意框图。也可以根据本公开的 某些方面构造图1的电路系统的部分。

图2是根据本公开的某些可能方面的电路系统的一个示例性 实施例的简化示意框图。

图3是根据本公开的某些可能方面的图2的电路系统中的部分 的一个示例性实施例的更详细、但是仍然简化的示意框图。

图4是根据本公开的某些可能方面的图2的电路系统中的其它 部分的一个示例性实施例的更详细、但是仍然简化的示意框图。

图5是示出根据本公开的某些可能方面的可以在图3中所示类 型的电路系统中包括的附加电路元件的简化示意框图。

图6是根据本公开的某些可能方面的可以作为除了图3中所示 电路系统之外的电路系统的一个示例性实施例的简化框图。

图7是根据本公开的某些可能方面的可以作为除了图3中所示 电路系统之外的其它电路系统的一个示例性实施例的简化框图。

具体实施方式

高速串行数据信号传输(signalling)是一种用于在系统中的各 种部件之间(例如，在印刷电路板(“PCB”)上的各种集成电路(“IC”) 之间)传递数据的广泛使用的技术。例如，这种信号传输很广泛地 用于超过1吉比特每秒(“1Gbps”)的数据速率。在这种信号传输中， 接收器(“RX”)电路系统从数据信号中恢复时钟(即，串行数据比 特定时)信息，而不是从发射器(“TX”)电路系统直接(分离地) 发送该时钟(即，串行数据比特定时)信息。

图1示出采用高速串行数据信号传输的系统10的示例。系统 10包括发射器(“TX”)IC 20、接收器(“RX”)IC 50和在这些IC 之间的串行数据信号通信(传输)信道40a、40b、40c等。IC 20包 括并行输入/串行输出(“PISO”)转换器电路30，其通常(例如，从 IC 20上的其它电路系统(未示出))接受并行数据比特(二进制数 字)的相继“字”，并且然后一个比特接一比特(即，串行)地一次 一个比特地输出每个字的每个比特。

向线性均衡器(“LEQ”)电路系统32施加PISO 30的串行数 据输出信号。例如，LEQ 32可以是有限冲激响应(“FIR”)滤波器电 路系统，该电路系统经由预加重和/或去加重向施加于其的信号给予 均衡。这样的均衡通常被设计用于紧接在串行数据信号的数字数据 值的每次改变(例如，从二进制1到二进制0或者从二进制0到二 进制1)之后向该信号给予附加能量。这可以(预先)帮助补偿信号 在其经过传输信道40传播时产生的预期劣化。

时钟(“CLK”)和锁相环(“PLL”)电路系统36提供一个或者 多个时钟或者定时信号，以例如用于电路元件30和32中的定时串 行数据比特序列的生成和处理。驱动器电路系统34提供为了驱动向 传输信道，例如40a上输出的串行数据信号所需要的电压电平。

图1示出在IC 20与50之间可以存在多个传输信道40。然而， 图1示出在TX驱动器34与RX缓冲器60之间仅使用这些信道中的 一个信道(即，信道40a)。IC 20和50上的TX和RX电路系统的 其它实例(未示出)可以使用信道40中的其它信道。例如，IC 20 可以并非仅为针对IC 50的发射器(并且IC 50可以并非仅为从IC 20 进行接收的接收器)。实际上，IC 20也可以包括用于(经由信道40 中的其它信道)从IC 50中的发射器电路系统的一个或者多个实例 (这样的IC 50发射器电路系统与针对图1中的IC 20所示的发射器 电路系统相似)接收串行数据信号的接收器电路系统的一个或者多 个实例(如针对图1中的IC 50所示的接收器电路系统)。以该方式， 在IC 20与50之间的通信可以是双向的。

每个信道40可以是用于所谓的单端(single-ended)通信的单 个电路径(例如，包括印刷电路板(“PCB”)信号迹线(trace))。 替代地，每个信道40可以是用于所谓差分信号传输的一对电路径(例 如，包括一对平行PCB信号迹线)。差分信号传输采用两个并行信 号组分，这些信号组分是彼此的逻辑互补。虽然因此采用两个信号 组分，但是(为了简化)可以使用单数形式的字，如信号，来指示 这样的差分信号传输。换而言之，在差分信号传输中采用的两个互 补信号组分可以通称为“差分信号”。至少出于本公开的多数目的， 在TX与RX电路系统之间是采用单端还是差分信号传输将无关紧 要。因此，一般将不必指定在这里示出和描述的任何具体实施例中 使用哪种信号传输类型。

无论采用哪种电路系统用于传输信道40，都将由于信道的频 率依赖的损耗特性而使得这样的信道中的高速串行数据信号在信道 输出处失真。对于任何给定的信道40实现方式，数据速率越高，信 号失真往往越严重。例如，这样的失真的常见表现是所谓的符号间 干扰(“ISI”)，该ISI使接收的信号中的至少一些比特具有(例如， 由于该比特电平受来自先前和/或后继比特的干扰成分污染而)更难 以可靠地确定的数据值(或者逻辑)电平。因此，在(例如，IC 50 中的)接收器输入处，失真的衰减信号可能需要在它被馈送到接收 器IC中的时钟和数据恢复(“CDR”)电路系统之前首先被“均衡”。 各种均衡技术中的任何一种或者多种均衡技术可以用于该目的。示 例包括线性(例如，连续-时间-线性)均衡(“CTLE”)、前馈均衡 (“FFE”)和/或自适应(例如，判决反馈)均衡(“DFE”)。

现在回顾图1中所示的示例性电路，示出IC 50为包括用于接 收和缓冲(例如，放大)来自传输信道40a的串行数据信号的接收 器缓冲器电路系统60。向(例如，具有在紧接的前段中提到的类型 的并且用于在该段中提到的目的的)线性均衡器(“LEQ”)电路系统 62施加缓冲器60的输出信号。向(例如，同样是具有在紧接的前段 中提到的类型的并且用于在该段中提到的目的的)其他判决反馈均 衡器(“DFE”)电路系统64施加LEQ 62的输出信号。

向数据采样触发器电路68的数据(“D”)输入端子以及向时钟 恢复(“CR”)和锁相环(“PLL”)电路系统66二者施加DFE 64的 失真补偿的数据流输出信号。CR/PLL 66(例如，通过产生与在DFE 输出信号中检测到的逻辑/数据电平转变同步的PLL输出信号)从 DFE 64输出信号恢复时钟信息。该恢复的时钟信息可以用来提供由 DFE 64使用并且用于钟控数据采样触发器68的时钟信号。具体而 言，对该恢复的时钟信号的同步优选地使得触发器68在对于捕获 DFE 64输出的串行数据信号中的每个相继比特而言最佳(最优)的 时间取得DFE输出信号的相继采样。例如，这样的最优采样时间可 以是在相继数据值转变可以在DFE输出信号中出现时的时间之间的 中间。

触发器68恢复的数据比特(理想地都是正确的)由该触发器 一个接一个(即，串行)地输出。触发器68的这种输出有时可以被 称为重定时的串行数据信号。向串行输入/并行输出(“SIPO”)电路 系统70施加该重定时的串行数据信号，该电路系统将串行比特的相 继组组合成并行比特的相继“字”以向IC 50上的其它电路系统(未示 出)输出。

用于测量高速输入/输出(“HSIO”)链路系统的性能的重要度 量是误比特率(“BER”)。链路系统BER依赖于来自所有相关子系 统以及TX、RX、信道和链路架构的抖动和噪声。为了保证这样的 系统的各种部件的互操作性，许多高速链路标准(例如，由制定这 些标准的工业团体发布)指定在TX的输出处和RX的输入处的信号 传输和电气属性，而不指定发射器或者接收器架构的细节(总电路 组织和/或实施该电路组织的具体电路部件)。验证链路子系统(例 如，TX、RX、信道、参考时钟等)满足特定HSIO标准是用于设计、 构建和部署可互操作和高质量HSIO链路系统的重要和必要步骤。这 可以适用于设计确认和规模制造二者。

朝着更高数据速率的当前趋势意味着更小时钟周期值，这也意 味着更小单位间隔(“UI”)值。(UI是串行数据信号中的每个相继 比特的持续时间。)目前，许多高速收发器被设计用于在5-6Gbps 范围中进行操作。但是已经开发了许多其它通信标准，这些通信标 准支持收发器在8-11Gbps范围中进行操作；因此该范围有望变得越 来越重要。为了维持可接受的小BER(例如，10^-12或者10^-15)，需 要随着数据速率增加而减少抖动值时间单位(现在通常在皮秒(“ps”) 范围中)。换而言之，准确性要求对于链路部件和子系统以及用来 确认它们的测试和测量装置而言变得更严格。例如，关于用于HSIO 的测试器准确性的2009“International Technology Roadmap for  Semiconductors”推荐建议少于2ps的确定抖动(“DJ”)和少于100 毫微微秒(“fs”)随机抖动(“RJ”)(rms(均方根))是针对10Gbps 下的抖动测试的预期准确性。(1ps等于1000fs。)

为了实现外部测试和测量装置(例如，示波器、误比特率测试 器(“BERT”)或者时间间隔分析器(“TIA”))的更高数据速率和 更佳抖动性能，更佳和更准确的部件普遍与更复杂的仪器装置 (instrumentation)架构一起使用。使用更准确部件和更复杂架构以 便使外部仪器能够满足更高数据速率的这些方法不可避免地导致更 高成本。

在更高数据速率下的测试装置挑战的示例是接收器(“RX”) 均衡，尤其是自适应均衡，诸如DFE(例如，如图1中的64)。由 于DFE位于接收器处并且仅可由外部装置观测的值经常是BER(这 是许多可能故障机制的表现)，所以用外部仪器来测试DFE可能并 不有效或者准确。为了测试定时收敛，特定DFE抽头系数和适配电 路，被认为(根据本公开)可优选用于提供裸片上仪器装置(电路 系统)，因为所有内部信号节点都可容易地访问或者容易地变得可 访问。(“裸片上”意味着与IC上的所有其它集成电路系统集成的电 路系统。用于“裸片上”的替代术语包括“片上”和“板上”。)

在更高数据速率下的与测试有关的挑战的另一示例是探测 (即，暂时连接到IC的电连接，使得外部电路可以用来测试IC)。 高速、高性能探测器制作起来困难和昂贵。此外，它们本身引入附 加抖动和不准确性。相反，根据本公开的嵌入式测试无需外部探测 和测试/套接固定接口并消除了关联测量误差和不准确性，并且提供 成本和性能优势。

与本公开的某些可能方面结合，指出如果收发器的发射器具有 足够功能性、灵活性、编程/配置能力、性能和准确性，则该发射器 可以用来帮助测试(收发器的)接收器。类似地，收发器的接收器 可以用来帮助测试(收发器的)发射器，其中同样假设接收器具有 (例如，如在紧接的前句中针对发射器提到的)足够的特征能力。 因此，利用根据本公开的一些附加功能和电路块，高级收发器、诸 如在现代现场可编程门阵列(“FPGA”)等中的收发器可以变成具有 比未与收发器电路系统集成的测试装置显著更低的成本和较这些测 试装置而言的其它优点的通用、高性能HSIO测试器。

本公开在它的可能方面中的某些方面中提供一种用于克服片 外仪器装置不能解决的、与高速输入/输出(“I/O”)关联的测试挑战 的裸片上仪器装置架构。该架构可以具有误比特率测试器(“BERT”) 电路系统、示波器电路系统、图案生成/检测电路系统、抖动生成电 路系统和噪声生成电路系统的能力。具有这些能力的产品(IC)可 以称为“裸片上ScopeJBERT”产品，其中“裸片上”是指在IC上的测试 电路系统与其它电路系统的集成，“Scope”是指产品的示波器类型的 能力，“J”是指产品的抖动生成能力，并且“BERT”是指产品的误比特 率测试器能力。

裸片上ScopeJBERT产品可以提供(1)抖动、信号传输和BER 测量；(2)数据图案、抖动和噪声生成；以及(3)在实时流量和 应力条件之下的通信链路测试。可以部分地通过利用收发器(诸如 现代FPGA收发器)中的现有电路块中的一些电路块以低成本来实 现裸片上ScopeJBERT结构。采用所谓的深亚微米工艺技术(例如， 40纳米(“nm”)、28nm等、半导体制造工艺技术)也可以是有帮 助的。通过将高级振荡器技术(例如，集成电感器-电容器(“LC”) 振荡器)与数字辅助校准一起使用可以有助于高测量速度(例如， 大于10Gbps)和准确性(少于1ps)。概括而言，根据本公开的裸 片上ScopeJBERT结构可以以相当或者更佳功能性以及测试覆盖和 准确性并且以可以比原本需要的外部实验室仪器汇集的成本低若干 数量级的成本来解决用于高速串行数据链路系统和部件(例如，TX、 信道、RX、参考时钟等)的高速抖动、噪声和BER测试问题。

在图2中示出根据本公开的某些可能方面的裸片上 ScopeJBERT电路系统82的一个示例性实施例。如这里的更早讨论 提示的那样，ScopeJBERT 82优选地是在集成电路，诸如在FPGA 80 上构建(集成)的自包含的测量系统。将理解FPGA实施例仅为示 例性的并且IC 80可以替代地是可编程逻辑器件(“PLD”)、可编程 微控制器或者任何其它适当类型的集成电路。用于作为整体的IC 80 的典型特性是它具有至少一些通用或者多用途能力并且它在至少一 些方面可编程或者可配置。如图2中所示，ScopeJBERT电路系统82 包括三个主要子块100、200和300。

块100是具有示波(scope)和误比特(串行)测量能力二者 的测量子系统。将来自被测试设备(“DUT”)90(通常为另一IC) 的发射器(“TX”)电路系统的高速串行数据信号拆分成三个相同信 号。使用这些信号中的第一信号作为用于数据采样器电路系统110 的输入，该电路系统可以测量作为时间函数的波形和边沿(转变) 信息二者。使用接收的信号的上文提到的拆分中的第二拆分作为用 于时钟恢复电路120的输入。可以通过向误差检测器电路系统130 施加上文提到的接收的信号拆分中的第三拆分而将它用于BER测 量。

用于示波(110)和BER(130)测量功能二者的定时可以来自 恢复的时钟(来自120)或者来自(下文描述的)图案生成块200的 “干净”时钟。

误差检测器电路系统130具有附加输入。这些附加输入之一来 自数据采样器电路系统110的输出。这些附加输入中的另一输入来 自块200中的图案生成器电路系统。这可以称为从块200到电路系 统130的环回连接202，因为它优选地不离开IC 80并且不经过DUT 90。(对电路系统130的第三输入是来自DUT 90的上文提到的接收 信号。)在下一段中描述电路系统130如何可以使用它的输入中的 多个输入的示例。

以(从DUT 90)接收的数据和数据采样电路系统110的输出 作为相关输入，电路系统130可以测量BER而不必预先知道进入的 数据比特序列(或者数据图案)(即，所谓的无矢量BER测量)。 这通过使电路系统130将电路系统110输出的每个相继数据比特与 电路系统130在电路系统130从DUT TX直接接收到的信号中检测 到的对应数据比特进行比较来完成。(这样的BER测量然后可以用 来修改(控制)电路系统110中的一个或者多个可变电路元件和/或 电路架构参数直至BER减少至可接受水平，例如与在数据具有诸如 来自块200中的图案生成器240的已知图案时的BER相当。)

可以通过使用块200中的图案生成电路系统以生成已知(预 定、特定)数据图案来完成块100的校准。一个示例是经由内部环 回连接202向电路系统130施加该数据信号。(在这样的校准期间 未使用DUT 90。)电路系统130将它在它从连接202接收的信号中 检测到的比特与(例如，从存储器310向电路系统130供应的)已 知图案进行比较以便产生目标误差计数器和BER值。然后，可以控 制(修改)电路系统130中的一个或者多个可变电路元件和/或电路 架构参数直至该BER减少至可接受水平。可以替代地或者附加地在 块200中完成这种可变电路元件和/或架构修改作为电路系统的校准 的一部分。例如，可以对块200中的低通滤波器(“LPF”)元件进行 电路元件和/或架构修改。替代地，参考图案或者信号可以来自(例 如放置于块90的Tx端口的)外部参考图案或者生成器而不是来自 块200。相似校准过程可以用于块110和/或块120。

块200是图案、抖动和噪声生成子系统。块200包括时钟信号 生成电路系统210、抖动生成电路系统220、调制器电路系统230(用 于根据电路系统220产生的抖动来调制电路系统210产生的时钟信 号的频率)、数据信号图案生成电路系统240、噪声生成电路系统 250、调制器电路系统260(用于根据电路系统250产生的噪声来调 制电路系统240产生的数据信号的幅度)和低通滤波器(“LPF”)电 路系统270。电路系统220可以用来产生可以被称为不相关抖动(例 如，随机抖动(“RJ”))的抖动。电路系统270可以用来产生可以 被称为相关抖动(例如，符号间干扰(“ISI”)，这是对确定抖动(“DJ”) 的主要贡献者)的抖动。

在可以被称为正常数据图案生成模式的模式中，不启用电路系 统220、电路系统250和电路系统270。这允许块200输出(例如， 来自电路系统240的)数据信号，该数据信号无任何添加的来自电 路系统220的不相关抖动、来自电路系统270的相关抖动或者来自 电路系统250的噪声。在该“正常”模式中，电路系统210提供(向 电路系统240直接施加的)时钟信号作为用于数据图案的定时。数 据图案的序列可以来自块300中的存储器电路系统310。(注意，该 存储器电路系统也可以向块110中的电路系统130供应数据图案。 这使电路系统130能够确定用于在本说明书中更早提到的校准操作 模式中的环回202信号的BER。)块200的输出信号的电压电平优 选地是可控地可变。例如，这可以通过控制电路系统270的通带的 驱动强度来完成(即使电路系统270的更高频率截止功能被另外禁 用，因为它通常用于在该段中描述的正常数据图案生成模式)。

在抖动注入模式中，启用相关(270)和不相关(220)抖动中 的一个或者两个抖动。例如，调制器230可以用来在使用(电路系 统240中的)所得到的抖动修改的时钟信号以对电路系统240生成 的数据图案中的相继比特的输出进行定时之前用来自电路系统220 的不相关抖动来直接调制来自电路系统210的时钟信号。替代地或 者附加地，可以通过启用电路系统270的低通滤波器功能来向块200 的数据输出信号添加相关抖动。LPF 270然后截止(强衰减)数据信 号中的、在LPF 270实施的低通滤波器功能的截止频率以上的频率 这样的事实向块200的数据输出信号赋予相关抖动。

在噪声注入模式(噪声源250被启用)中，经由从图案生成 (240)下游的幅度调制(260)引入噪声。换而言之，调制器260 根据(至少部分地基于)电路系统250输出的噪声信号来调制电路 系统240的数据输出信号的幅度。

可以经由内部环回202、测量块100和控制/处理块300完成信 号(例如，电压电平)、抖动和噪声校准。例如，对于块200的数 据输出电压电平、抖动和/或噪声设置(值)的给定集合，电路系统 110可以测量可变电路元件和/或可变电路架构方面。建立编程或者 预期的电压、抖动或者噪声值相对对应测量值的关系。然后，可以 进行回归分析，并且可以创建并且在存储器中存储非线性校准查找 表以用来去除电路块200的非线性。替代地，外部参考采样示波器 可以用作校准器(例如，放置于块90的Rx端口)而不使用块100。

块300是控制和处理子系统。块300的元件包括存储器电路系 统310、中央处理单元(“CPU”)电路系统320和校准控制电路系 统330。例如，存储器310可以存储用于由电路系统的各种其它元件 使用(或者产生和输出)的数据和其它信息。CPU 320可以提供用 于其它个别部件和/或用于作为整体的电路系统的一般计算和操作序 列控制。CPU 320也可以用适合于用户在显示器400上进行观察的 形式向显示器400输出电路系统的操作结果。例如，该输出可以向 显示器400给予信号分析器或者示波器显示器的呈现。(可以由来 自存储器310和/或CPU 320的信号控制的)校准电路系统330可以 用来提供用于控制IC的其它部分中的某些可变电路元件和/或某些 可变电路架构方面的信号。作为该点的仅一些可能示例，电路系统 330的输出信号可以控制以下各项中的一项或者多项：(1)是否启 用抖动电路系统220并且如果启用它，则控制它产生的抖动的一个 或者多个参数(例如，频率、幅度等)；(2)是否启用噪声电路系 统250并且如果启用它，则控制它产生的噪声的一个或者多个参数 (例如频率、幅度等)；(3)是否启用电路系统270的低通滤波器 功能并且如果启用它，则控制它产生的滤波器功能的一个或者多个 参数(例如，LPF的截止频率、LPF的滚降(截止)陡峭度等)； (4)块200的数据输出信号的电压电平；(5)误差检测器电路系 统130中的电路参数；以及(6)数据采样电路系统110中的电路参 数。因此，可以存在从电路系统330到各种其它元件，诸如220、250、 270、130和110的一个或者多个控制连接。在图2中未绘制这些连 接以免不适当地使附图变复杂。也可以存在出于相同原因而在图2 中未示出的其它控制连接。因此，CPU 320可以向其它元件提供各 种模式控制和/或操作序列控制信号。示例是(1)用于向电路系统 240告知是否使用直接来自电路系统210的时钟信号或者来自调制 器230的抖动修改的时钟信号的信号；以及(2)用于向电路系统130 告知对它的输入信号中的哪个信号进行操作的信号。同样，在图2 中未示出这些控制连接中的所有控制连接以免使附图过于复杂。

根据前文将清楚的是，块300的功能可以包括(1)对其它电 路元件和操作进行控制、配置和/或编程；(2)校准和设置诸如数据 图案、抖动和/或噪声生成这样的可变参数；(3)波形、抖动和/或 BER测量；和/或(4)数据收集、分析和/或显示功能性。

在图3中更具体示出块100电路系统的一个示例性实施例。向 均衡器(“EQ”)电路系统510施加(例如，来自图2中的DUT 90 的)输入信号。该元件可以执行这样的功能，如针对图1中的如62、 64这样的元件在较早描述的那些功能。

向相位检测器(“PD”)电路系统520、采样器电路系统530 和采样器电路系统544施加均衡器510的输出信号。仅为了有助于 与图2相关，相位检测器520可以被视为图2中的时钟恢复电路系 统120的初始部件，采样器530可以被视为图2中的数据采样电路 系统110的部件，并且采样器544可以被视为图2中的误差检测器 130的部件。注意，图3中的“BBPD”具有常规含义的“开关式 (bang-bang)相位检测器”。

PD 520将来自EQ 510的信号(中的转变定时)的相位与压控 振荡器(“VCO”)电路系统524的输出信号(中的转变定时)的相 位进行比较。PD 520产生一个或者多个输出信号，该输出信号指示 在它比较的两个信号相位之间的任何差。向电荷泵(“CP”)电路系 统522施加PD 520的输出，该电路系统的输出控制VCO 524的振荡 频率，使得VCO输出相位与EQ输出相位尽可能接近地匹配。因此， 元件520、522和524共同形成所谓的锁相环(“PLL”)电路525。

VCO 524可以实际上产生若干输出信号，所有输出信号具有相 同频率、但是各自具有与VCO的任何其它输出的相位不同的相位。 例如，可以跨越若干VCO输出信号中的任何一个VCO输出信号的 一个时段或者周期均匀分布那些信号的相位。换而言之，可以在这 些VCO输出信号中的任何两个相位相邻的VCO输出信号之间存在 相等相位差。因此，PLL 525可以(例如，向下文描述的相位插值器 (“PI”)电路526和528中的每个电路)输出这些VCO 524输出信 号中的所有输出信号。

如刚才提到的那样，向PI 526和528施加PLL 525的输出信号 (这些输出信号借助上文描述的PLL的操作而具有如下频率和相 位：该频率和相位承载与EQ 510的输出信号的频率(串行数据比特 速率)和相位(比特间转变定时)的已知关系)。这些PI中的每个 PI生成如下信号：该信号可以用来控制与该PI关联的采样器544或 者530何时对施加于该采样器的数据信号进行采样以捕获(或者至 少尝试捕获)(恢复)采样的信号中的每个相继比特。例如，每个 PI可以通过在PLL 525的输出信号中的两个相位相邻的输出信号之 间进行相位插值以产生如下采样时钟信号来生成它的采样时钟输出 信号：该采样时钟信号具有用于数据信号采样的最佳相位或者替代 地，具有对于作为根据本公开的测试操作的一部分的数据信号采样 而言希望尝试的相位。

具体地，参照PI 526，逻辑电路系统540可以用来控制该PI 的相位插值操作的某些方面。例如，逻辑540可以使PI 526在随着 电路系统经过特定校准或者测试序列进展的不同时间进行不同相位 插值相位选择。逻辑540也可以控制如下电压电平：采样器544使 用该电压电平以确定它已经取得的采样是二进制1还是二进制0。这 可以通过使逻辑540的输出信号控制电路系统542生成并且向采样 器544施加的参考电压的值来完成。同样，逻辑540可以使电路系 统542在电路系统经过特定校准或者测试序列进展的不同时间生成 不同参考电压电平。

根据前文可知采样器544如何可以产生EQ 510的输出信号的 一连串采样。向(1)异或(“XOR”)逻辑门562的一个输入、(2) 向复用器(“mux”)570的可选输入之一和(3)向mux 710的可选 输入之一施加这些采样(图6)。根据前文也将可知这些采样可以基 于(例如，如PI 526至少部分地在来自逻辑540的控制之下执行的) 可控地可变相位插值和/或(例如，如电路系统542至少部分地在来 自逻辑540的控制之下产生的)可控地可变采样器544参考电压。

也可以向mux 550的可选输入之一施加PLL 525的去往PI 526 的输出信号之一。向mux 550的其它可选输入施加PI 526的输出信 号。Mux 550可由选择控制输入信号(未示出)控制以选择它的可 选输入信号中的任一输入信号来作为它的输出信号(在图3中标注 为“恢复的时钟”)。向mux 570的可选输入中的另一输入施加该恢 复的时钟信号。

PI 528可以与PI 526相似。虽然PI 528如PI 526一样对PLL 525 的输出信号的相同集合进行操作，但是PI 528可以与PI 526执行的 相位插值独立地执行它自己的相位插值。(图5示出可以存在与PI 528和采样器530关联的逻辑和参考电压生成元件(如520和542) 的其它实例。元件540和542的这些其它实例在图5中分别编号为 540’和542’。它们可以按上文针对元件540和542相对于元件526 和544的操作而描述的相同方式而相对于元件528和530进行操作。) PI 528的相位插值的输出信号是采样时钟信号，该采样时钟信号可 以用来控制采样器530何时取得它的对EQ 510的输出信号的相继采 样中的每个采样。所得采样是采样器530的“恢复的数据”输出。可 以向(1)mux 560的可选输入之一、(2)mux 570的可选输入之一 和(3)mux 710的可选输入之一施加该恢复的数据信号(图6)。

作为使用PI 526的输出信号作为采样器544中的采样-定时控 制信号的可控地可选替代，图3示出采样器544可以替代地从如图2 中的时钟生成器电路系统210这样的源获得它的采样-定时控制信 号。类似地，作为使用PI 528的输出信号作为采样器530中的采样- 定时控制信号的可控地可选替代，图3示出采样器530可以替代地 从如图2中的时钟生成器电路系统210这样的源获得它的采样-定时 控制信号。

图3示出mux 560的其它可选输入可以来自存储器(例如，图 2中的存储器310)或者来自算法数据图案生成器电路系统(例如， 伪随机比特序列(“PRBS”)生成器电路系统)。例如，图2中的CPU 320可以包括这样的数据图案生成器能力并且因此可以是以该方式 (即，通过执行算法而不是通过简单地从存储器310再调用预定数 据比特序列)生成的数据图案信号的源。虽然图3示出用于存储器 数据图案和算法数据图案二者的mux 560的仅一个输入，但是将理 解如果这样的数据图案类型二者都可能是有用的，则可以从mux 560 上游提供附加mux用于在这些图案类型之间进行可控选择或者mux 560可以具有用于可能希望的图案类型中的每个图案类型的分离可 选输入。在该段中讨论的路径也可以是如图3中所示的环回连接202 通过其进入电路系统100的路线。

一般而言，mux 560能够选择它的可选输入之一作为对XOR 门562的第二输入。(图7示出如果希望，则可以在从mux 560到 XOR门562的电路路径中包括可编程延迟电路系统561用于在向 XOR门562施加mux 560的输出信号之前向mux 560的输出信号给 予可编程地可控延迟量。这有助于改善对XOR门562的两个输入之 间的同步。)XOR门562出于BER的目的而比较向它施加的两个信 号。具体而言，XOR门562无论它的两个输入何时不相互匹配都输 出二进制(逻辑)1。否则，XOR门562输出二进制(逻辑)0。从 XOR门562输出的二进制1因此指示在向该门施加的信号之间出现 数据的不匹配。每个这样的二进制1通知在处理(解译)数据时出 现误差。向mux 570的另一可选输入施加XOR门562的输出信号。

虽然为了简化而在图3中描绘为mux，但是电路系统570可以 实际上是用于向适合于它的可选输入中的每个输入的各种目的地传 送这些输入中的任何输入的有些更一般的可控路由电路。(电路系 统570实施的特定路由可以由向该电路系统施加的选择或者路由控 制信号(未示出)确定。)例如，这些目的地可以包括存储器电路 系统(例如，图2中的存储器310)、(例如，在图2中的CPU 320 中实施的)误差计数器电路系统、误差仓(error bin)电路系统(例 如，CPU 320中的寄存器)等。仅作为一个有些更具体的示例，如 果在CPU 320中实施误差计数器，则mux 570可以向CPU 320传送 XOR门562的输出和来自mux 550的恢复的时钟信号二者。XOR 562 的输出是向误差计数器输入的数据，并且恢复的时钟信号可以是用 于钟控计数器的信号。

重温图3的电路系统的某些方面，将可知具有双PI的差分-定 时信号传输架构用来提供用于采样A(530)和采样B(544)路径 二者的传播延迟和相位的更佳匹配。(这样称为“双”的两个PI是526 和528。这样指代的传播延迟是PI中的延迟。)该架构有助于提供 可以被称为“共模”抖动消除的抖动消除(例如，因为两个PI 526和 528具有匹配的抖动传输特性)。该架构也提供更佳定时、抖动和 BER测量准确性。如已经指出的那样，用PI 526完成采样时钟相位 控制，并且用可控电压参考生成器542完成电压电平控制。Mux 560 允许使用矢量(具有可用的数据图案)或者无矢量地(不使用参考 数据图案)实现串行BER测量。在任一情况下，用于BER的比较由 XOR门562执行。

在图4中更具体示出块200电路系统(图2)的一个示例性实 施例。在该实施例中，在数据路径上，数字图案序列可以来自IC 80 上的“核心”电路系统(例如，在IC 80是FPGA的情况下为FPGA 核心电路系统，诸如通用可编程逻辑、存储器等)或者IC 80的物理 编码子层(“PCS”)电路系统。(PCS电路系统通常是“专用于” (例如，基本上是硬接线的)执行特定功能以便例如有助于将IC 80 的主要或者核心部分与外部电路系统对接的电路系统。例如，PCS 电路系统可以包括用于执行码转换功能，诸如8B：10B或者64B： 66B转换的电路系统。)源610(核心或者PCS)可以在多个平行低 速比特路线上供应数据图案。(在该情况下，“数据图案”不必意味 着来自存储器的预定数据图案或者有意地确定的图案，诸如PRBS、 而是可以替代地是任何数据。)时钟管理(或者乘法器)单元(“CMU”) 电路系统630可以供应低速时钟信号以用于将从源610输出的每个 相继并行数据图案字钟控到串行化器(serializer)620中。CMU 630 也可以向串行化器620的串行输出侧供应高速时钟信号以便使串行 化器能够将每个输入并行数据图案字转换成串行数据图案输出信 号。

也可以向(例如，如图2中的)调制器230施加CMU 630输 出的高速时钟信号。对调制器230的其它输入是选择(复用器，mux) 电路系统222的输出信号。电路系统222具有两个可选输入：(1) (例如，如图2中的)抖动源电路系统220的输出信号和(2)来自 端口的信号，该端口允许IC 80连接到外部抖动源。如同贯穿本公开 的其它mux或者选择电路系统，电路系统222可由所施加的选择控 制信号控制以选择它的可选输入信号中的任一输入信号来作为它的 输出信号。因此，mux 222允许如下抖动来自内部抖动源220或者IC 80外部的抖动源，该抖动由调制器230用来调制从CMU 630向调制 器施加的高速时钟信号的频率。

向触发器(“FF”)电路系统640的时钟输入端子施加调制器 230输出的可能抖动调制的时钟信号。向FF 640输入的数据是串行 化器620的串行数据输出信号。因而，虽然串行数据图案信号来自 基本上无抖动的串行化器620，但是如果启用抖动电路系统(例如， 220/222/230)，则该信号可以由具有抖动(即，数据信号中的比特 间转变定时无规律)的FF 640输出。

有限冲激响应(“FIR”)滤波器电路系统650可以是用于向待 发射的信号给予所谓的预加重或者去加重的(本身已知的)发射器 均衡器电路系统。

驱动器(“DR”)电路系统660可以是用于向待发射的信号给 予为了从IC 80驱动输出它并且向传输信道40(图1)中驱动它而需 要的电压的(本身已知的)发射器输出驱动器电路系统。例如，驱 动器660可以是用于在目标电压电平下生成输出数字信号的可控数 模转换器(“DAC”)或者驱动器电路系统。

(例如，如图2中的)调制器260可以根据来自(例如，如图 2中的)内部噪声源电路系统250或者来自IC 80外部的噪声源的噪 声来调制驱动器660的输出信号的幅度。一般地，选择电路系统252 可以如同电路系统222一样用于在来自内部源250或者上文提到的 外部噪声源的噪声之间进行可控选择。

(例如，如图2中的)LPF 270对调制器260的输出信号进行 操作，然后输出来自块200的所得信号，这都如在本说明书中(例 如，结合图2)更早描述的那样。具体而言，再次提到LPF 270实施 的滤波器功能(如果被启用)优选地是可控地可变，使得可以用可 控方式来生成ISI以模仿信道(例如，40)损耗特性。

暂时返回抖动电路系统(例如，220/222/230)，特别注意(无 论是内部(220)还是外部的)抖动可以是周期抖动(“PJ”)或者随 机抖动(“RJ”)。

图6示出mux 710可以用来向(与图1中的SIPO对应的)去 串行化器720施加图3中的采样器A 530或者采样器B 544的串行 数据输出信号。可以向在ScopeJBERT电路系统82以外的、IC 80(图 2)上的其它电路系统施加去串行化器720的并行数据输出信号。在 电路系统82以外的这样的电路系统可以通称为IC核心电路系统。 在IC 80的一个FPGA实施例中的IC核心电路系统的示例性示例是 FPGA的相对通用的现场可编程逻辑电路系统。用于经过mux 710 的数据的路径与ScopeJBERT电路系统82平行。因而，ScopeJBERT 电路系统82可以与向IC核心电路系统的正常数据流并行(并且因 此与IC核心电路系统的正常数据处理并行)地进行操作。通常，该 “正常”数据流来自采样器A 530。替代地，如果希望取代使用 ScopeJBERT 82或者除了使用ScopeJBERT 82之外还使IC核心电路 系统执行一些测试功能，则包括mux 710允许向IC核心电路系统施 加来自采样器B 544(出于如ScopeJBERT 82执行的功能一样的功能 的目的而添加的(例如，如与图1中所示实施例比较的)电路元件) 的数据。

将理解前文仅举例说明了本公开的原理并且本领域技术人员 可以进行各种修改而不脱离本公开的范围和精神实质。例如，如果 在一个具体实施例中期望少于上文描述的特征和能力中的所有特征 和能力，则可以从电路系统中省略提供那些不需要的特征和能力的 元件。