一种使用可编程逻辑器件实时接收多路IEC61850-9-2采样值的方法

摘要

本发明公开了一种使用可编程逻辑器件实时接收多路IEC61850-9-2采样值的方法，每路以太网输入单独实现MII接口模块以接收光纤输入的IEC61850-9-2以太网采样值数据包，然后将接收到的数据包通过MAC模块解包并计算CRC校验值，如果校验值正确则将解码后的数据包连同数据包接收时刻64位时标值一同放入FIFO中，等待IEC61850-9-2数据包实时处理模块的处理。同时，为了做到节省CPU以太网接口带宽并且有效的抵御异常情况下的网络风暴情况，MAC模块还会判断当前接收的数据包是否是IEC61850-9-2数据包，如果不是则立即抛弃，硬件上杜绝了网络风暴对于系统功能的影响。

说明书

技术领域

本发明涉及一种使用可编程逻辑器件实时接收多路IEC61850-9-2采样值数据的方法，适用于电力系统数字化变电站、智能化变电站等场合需要实时接收多路IEC61850-9-2采样值数据的智能设备。

背景技术

由于光纤以太网传输具有高可靠性、传输速度快、布线方便成本低的优点，在智能化变电站中，光纤以太网取代大部分电缆成为必然。IEC国际组织对于使用光纤以太网传输变电站模拟量采样值提出了IEC61850-9-2标准，其物理层就是使用100M光纤以太网接口。

由于数字化保护或录波器等智能变电站二次设备一般都要采集多路模拟量信号，这些模拟量的采集传输如果用IEC61850-9-2标准的话将会对应多路100M光纤以太网接口输入。传统的做法是在装置中使用以太网交换芯片将多路以太网数据合并到一路中然后送入处理器的以太网接口，或者是直接使用带多路以太网接口的处理器。这两种方案都有弊端，第一种方案由于使用了以太网交换芯片，将会导致每路以太网数据接收延迟的不确定性，而且抵御网络风暴的能力也会有问题，第二种方案做到了每路以太网数据的隔离，但带有多路以太网接口的处理器一般都比较昂贵并且外围电路设计复杂，而且此方案也存在抵御网络风暴能力不强的缺点。

发明内容

本发明的目的是：提供一种使用可编程逻辑器件实时接收多路IEC61850-9-2采样值数据的方法，并做到可以完全抵御系统中可能存在的网络风暴异常情况。

本发明提供的技术解决方案为：一种使用可编程逻辑器件实时接收多路IEC61850-9-2采样值的方法，其特征在于：每路以太网输入单独实现MII接口模块以接收光纤输入的IEC61850-9-2以太网采样值数据包，然后将接收到的数据包通过MAC模块解包并计算CRC校验值，如果校验值正确则将解码后的数据包连同数据包接收时刻64位时标值一同放入FIFO中，等待IEC61850-9-2数据包实时处理模块的处理。此64位时标值是为了实现接收采样值数据包的实时性，特意在FPGA内部实现了一个64位时间计数器的计数值，此计数器的计数精度为20ns，足以满足IEC61850-9-2数据包实时特性的需要。同时，为了做到节省CPU以太网接口带宽并且有效的抵御异常情况下的网络风暴情况，MAC模块还会判断当前接收的数据包是否是IEC61850-9-2数据包，如果不是则立即抛弃，硬件上杜绝了网络风暴对于系统功能的影响。

IEC61850-9-2数据包实时处理模块按照顺序轮询每路以太网接收FIFO，以确保每路数据接口的数据包都能得到相对一致的接收延迟。每个数据包的接收时刻均做打时标的操作，CPU在接收到数据包的时候同时获得此数据包接收的绝对时刻，以消除多路数据共享网络通道所带来的延迟和抖动。

附图说明

图1是采用以太网交换芯片的方式将多路IEC61850-9-2采样值数据汇集到一路上，然后发送个处理器的以太网控制器的方案示意图。

图2是采用带有多个以太网控制器的网络处理器直接接收多路IEC61850-9-2采样值数据的方案示意图。

图3是本发明实施的使用可编程逻辑器件实时接收多路IEC61850-9-2采样值数据的方案示意图。

图4是本发明实施的使用可编程逻辑器件实时接收多路IEC61850-9-2采样值数据的方案中，可编程逻辑器件内部具体实现的功能模块图。

具体实施方式

下面结合附图和具体实施方法对本发明进一步详细说明。

如图1、图2所示，是现有技术中采用以太网交换芯片的方式将多路IEC61850-9-2采样值数据汇集到一路上，然后发送个处理器的以太网控制器的方案示意图（图1）；和采用带有多个以太网控制器的网络处理器直接接收多路IEC61850-9-2采样值数据的方案示意图（图2）。

本发明实施的使用可编程逻辑器件实时接收多路IEC61850-9-2采样值数据的方法，使用大规模可编程逻辑器件如FPGA等，如图3所示，为每路以太网输入单独实现MII接口模块以接收光纤输入的IEC61850-9-2以太网采样值数据包，然后将接收到的数据包通过MAC模块解包并计算CRC校验值，如果校验值正确则将解码后的数据包连同数据包接收时刻64位时标值一同放入FIFO中，等待IEC61850-9-2数据包实时处理模块的处理。此64位时标值是为了实现接收采样值数据包的实时性，特意在FPGA内部实现了一个64位时间计数器的计数值，此计数器的计数精度为20ns，足以满足IEC61850-9-2数据包实时特性的需要。同时，为了做到节省CPU以太网接口带宽并且有效的抵御异常情况下的网络风暴情况，MAC模块还会判断当前接收的数据包是否是IEC61850-9-2数据包，如果不是则立即抛弃，硬件上杜绝了网络风暴对于系统功能的影响。

为了使每路IEC61850-9-2以太网接口的数据都能够更加实时的送达CPU进行处理，IEC61850-9-2数据包实时处理模块按照顺序轮询每路以太网接收FIFO，这样可以保证每路数据接口的数据包都能得到相对一致的接收延迟。同时由于硬件上对于每个数据包的接收时刻都做了打时标的操作，那么CPU在接收到数据包的时候同时就可以获得此数据包接收的绝对时刻，从而消除了多路数据共享网络通道所带来的延迟和抖动，提高了系统的精度特性。

当IEC61850-9-2数据包实时处理模块得到了接收FIFO的一个数据包和时标信息后，就将时标信息续接到数据包的末尾，然后一同通过发送FIFO交给MAC控制器，由于对数据包增加了64位的时标信息而改变了数据包的CRC校验值，所以发送MAC控制器还要负责对于发送数据包重新进行CRC校验计算并放入最终数据包的CRC校验数据位。计算CRC完成后，MAC控制器负责将最终数据包通过MII接口传送给CPU的以太网接口。

整个设计中的数据包接收FIFO和数据包发送FIFO都是为了解决前后两个数据包长度不一致而带来的同步问题。IEC61850-9-2数据包实时处理模块也必须对所有接口接收数据速度的总带宽进行监视，当所有数据接口的数据速度相加大于CPU以太网接口数据速度的80%（也就是80Mbps）时，要通过状态寄存器向CPU输出告警信息，提醒CPU此刻网络接收负载过重，有可能丢失数据包。

为了得到数据包实际接收的绝对时间，还要为系统接入IRIG-B对时信号，此时间信号可以从GPS卫星接收装置通过IRIG-B接口得到。利用IRIG-B解码模块进行解码将得到的时间信息同步给64位时标计数器，则可以将每个接收数据包打上接收到的绝对时间值。如果IRIG-B对时信号丢失或者没有接入，则所有数据包的时标信息只能反映接收的相对时刻而不具有绝对时间的信息。

图4是本发明实施的使用可编程逻辑器件实时接收多路IEC61850-9-2采样值数据的方案中，可编程逻辑器件内部具体实现的功能模块图。

虽然本发明已以较佳实施例公开如上，但它们并不是用来限定本发明，任何熟悉此技艺者，在不脱离本发明之精神和范围内，自当可作各种变化或润饰，因此本发明的保护范围应当以本申请的权利要求保护范围所界定的为准。