基于PCI总线接口芯片和CPLD芯片的税控核验卡

摘要

本发明公开了基于PCI总线接口芯片和CPLD芯片的税控核验卡，属于信息安全领域技术，该税控核验卡包括总控CPLD芯片、8片控制CPLD芯片、8片密码算法芯片、8片双口RAM芯片、PCI总线接口芯片、PCI配置芯片、晶体振荡器、PCI总线；总控CPLD芯片连接控制8片控制CPLD芯片；每片控制CPLD芯片均连接有1片双口RAM芯片，双口RAM芯片再连接有1片密码算法芯片；总控CPLD芯片连接PCI总线接口芯片，PCI总线接口芯片连接PCI配置芯片；晶体振荡器提供8片密码算法芯片的工作主频；PCI总线接口芯片连接PCI总线。本发明能有效核验发票的防伪码的正确性，具备数据的可靠存储、防止篡改的功能。

说明书

 

技术领域

本发明涉及一种信息安全领域技术，具体地说是一种基于PCI总线接口芯片和CPLD芯片的税控核验卡。

背景技术

纳税人在生产经营过程中，在开具发票时所使用的具备税务机关能够监控应税收入的产品为税控装置。发票的防伪码是随机生成的，即纳税人在使用税控装置打印发票时，税控IC卡可根据发票的金额、税控装置号、发票号码、开票日期等参数计算产生一个特定的防伪码，并打印在发票上。

目前税控行业中存在偷税漏税、假发票泛滥、管理漏洞等问题。若能在发票的防伪码上严格控制核验，则可提高发票的防伪性。

发明内容　　

　　本发明的技术任务是提供一种能有效核验发票的防伪码的正确性，同时具备数据的可靠存储、防止篡改的功能，可以满足税务机关发票管理的要求的基于PCI总线接口芯片和CPLD芯片的税控核验卡。

本发明的技术任务是按以下方式实现的，该税控核验卡包括总控CPLD芯片、8片控制CPLD芯片、8片密码算法芯片、8片双口RAM芯片、PCI总线接口芯片、PCI配置芯片、晶体振荡器、PCI总线；总控CPLD芯片连接控制8片控制CPLD芯片；8片控制CPLD芯片每片均连接有1片双口RAM芯片，双口RAM芯片再连接有1片密码算法芯片；总控CPLD芯片连接PCI总线接口芯片，PCI总线接口芯片连接PCI配置芯片；晶体振荡器提供8片密码算法芯片的工作主频；PCI总线接口芯片连接PCI总线。

总控CPLD芯片采用美国Altera公司MAX 7000系列的EPM7128SLC84型号芯片，总控CPLD芯片税控核验卡各芯片模块的工作，通过编程实现该税控核验卡的地址空间的转换和8片控制CPLD芯片中断的处理以及产生8个双口RAM芯片的片选信号。

EPM7128SLC84型号芯片总引脚数84，其中IO引脚数68，含有2500个门，128个宏单元，8个逻辑阵列块；该芯片是税控核验卡的控制核心，在设计中通过编程实现以下功能：

（1）提供税控核验卡IO空间的地址0～3，其中：

0～2地址对应税控核验卡的唯一卡号，驱动程序读此地址得到一个24BIT的唯一卡号；

0地址也复用为税控核验卡的总复位口，驱动程序向此地址写入数据使税控核验卡复位, 写第一次使税控核验卡处于复位状态，写第二次使税控核验卡处于正常状态；

3地址为税控核验卡的中断查询地址，驱动程序通过读此地址得到税控核验卡中发中断的控制CPLD芯片的序号；

（2）对内存地址译码，产生8个双口RAM芯片的片选信号。

片控制CPLD芯片均采用美国Altera公司MAX 7000系列的EPM7064SLC44型号芯片；8片控制CPLD芯片均通过各自对应的双口RAM芯片实现与各自对应的密码算法芯片的连接，通过可编程技术完成对密码算法芯片的控制。

EPM7064SLC44型号芯片总引脚数44，其中IO引脚数36，含有1250个门，64个宏单元，4个逻辑阵列块；主要功能是控制密码算法芯片的工作。

该税控核验卡工作过程中，控制CPLD芯片把数据包依次传入对应的双口RAM芯片中，对应的密码算法芯片从双口RAM芯片中取出数据包进行运算；待密码算法芯片运算完成后再将数据包写回到双口RAM芯片中，此时控制CPLD芯片再将运算完成的数据包上传到上位机并产生中断，至此完成一次数据包的控制流程。通过循环控制直到处理完上位机的所有数据包后，可以核验一次发票的防伪码的正确性。

片密码算法芯片均采用税控专用密码算法芯片SSX12-A型号芯片，密码算法芯片依据税控密码算法进行数据的加解密、核验运算。

SSX12-A型号芯片专门用于税控等信息安全领域，功能主要有生成密钥、数据加密、解密、核验支付密码等，有效保证用户进行交易时数据的安全性。其主要特点为：每片SSX12-A型号芯片均有各自独立的ID号，所有密码运算均在片内完成，支持3.3V或5V双工作电压，当工作主频为12MHz时，核验支付密码速度大于140次/秒。

片双口RAM芯片均采用IDT公司的IDT7130型号芯片，每片双口RAM芯片均是各自对应连接的密码算法芯片的输入输出缓冲区，与每片双口RAM芯片对应的密码算法芯片和控制CPLD芯片通过各自独立的端口分别控制此双口RAM芯片的读写。

IDT7130型号芯片是IDT公司出品的高速1K×8bit的双口静态SRAM（Static Random Access Memory静态随机处理内存），具有高速访问速度和低功耗的特点。

总线接口芯片采用PLX公司的PLX9052型号芯片，PCI总线接口芯片用于实现与PCI总线的接口逻辑。

PLX9052型号芯片是一个32位PCI总线目标接口电路芯片,功耗低,采用PQFP型160引脚封装,符合PCI2.1规范,它的局部总线可以通过编程设置为8/16/32位的总线，数据传送率可达到132MB/s。上位机发送的数据包通过PCI总线接口芯片的中转送到税控核验卡上对应的8个密码算法芯片的控制单元。

配置芯片采用Microchip公司的93LC46B型号EEPROM芯片，PCI配置芯片用于配置PCI总线接口芯片。

93LC46B型号EEPROM芯片其容量为1Kbit，PDIP-8封装，用来存储PCI总线接口芯片的配置信息。税控核验卡每次上电后PCI总线接口芯片首先从PCI配置芯片里加载配置信息进行初始化。

晶体振荡器采用12MHz的有源晶体振荡器，提供密码算法芯片的工作时钟频率。

CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件。

EEPROM(Electrically Erasable Programmable Read-Only Memory)，电可擦可编程只读存储器--一种掉电后数据不丢失的存储芯片。

本发明的基于PCI总线接口芯片和CPLD芯片的税控核验卡用于税控领域的核验防伪码业务，在使用过程中需要和加密卡配合使用。通过自身提供的8片密码算法芯片对加密卡生成的发票的防伪码进行核验对比，从而确定防伪码的正确性，只有核验正确的防伪码才能打印到票据上。通过此步骤打印的发票很难被篡改，从而可以满足税务机关对发票管理和身份认证的要求。

本发明的基于PCI总线接口芯片和CPLD芯片的税控核验卡具有以下优点：能有效核验发票的防伪码的正确性，同时具备数据的可靠存储、防止篡改的功能，可以满足税务机关发票管理的要求；因而，具有很好的推广使用价值。

附图说明

下面结合附图对本发明进一步说明。

附图1为基于PCI总线接口芯片和CPLD芯片的税控核验卡的结构框图。

具体实施方式

参照说明书附图和具体实施例对本发明的基于PCI总线接口芯片和CPLD芯片的税控核验卡作以下详细地说明。

实施例：

本发明的基于PCI总线接口芯片和CPLD芯片的税控核验卡，该税控核验卡包括总控CPLD芯片、8片控制CPLD芯片、8片密码算法芯片、8片双口RAM芯片、PCI总线接口芯片、PCI配置芯片、晶体振荡器、PCI总线；总控CPLD芯片连接控制8片控制CPLD芯片；8片控制CPLD芯片每片均连接有1片双口RAM芯片，双口RAM芯片再连接有1片密码算法芯片；总控CPLD芯片连接PCI总线接口芯片，PCI总线接口芯片连接PCI配置芯片；晶体振荡器提供8片密码算法芯片的工作主频；PCI总线接口芯片连接PCI总线。

总控CPLD芯片采用美国Altera公司MAX 7000系列的EPM7128SLC84型号芯片，总控CPLD芯片税控核验卡各芯片模块的工作，通过编程实现该税控核验卡的地址空间的转换和8片控制CPLD芯片中断的处理以及产生8个双口RAM芯片的片选信号。

EPM7128SLC84型号芯片总引脚数84，其中IO引脚数68，含有2500个门，128个宏单元，8个逻辑阵列块；该芯片是税控核验卡的控制核心，在设计中通过编程实现以下功能：

（1）提供税控核验卡IO空间的地址0～3，其中：

0～2地址对应税控核验卡的唯一卡号，驱动程序读此地址得到一个24BIT的唯一卡号；

0地址也复用为税控核验卡的总复位口，驱动程序向此地址写入数据使税控核验卡复位, 写第一次使税控核验卡处于复位状态，写第二次使税控核验卡处于正常状态；

3地址为税控核验卡的中断查询地址，驱动程序通过读此地址得到税控核验卡中发中断的控制CPLD芯片的序号；

（2）对内存地址译码，产生8个双口RAM芯片的片选信号。

片控制CPLD芯片均采用美国Altera公司MAX 7000系列的EPM7064SLC44型号芯片；8片控制CPLD芯片均通过各自对应的双口RAM芯片实现与各自对应的密码算法芯片的连接，通过可编程技术完成对密码算法芯片的控制。

EPM7064SLC44型号芯片总引脚数44，其中IO引脚数36，含有1250个门，64个宏单元，4个逻辑阵列块；主要功能是控制密码算法芯片的工作。

该税控核验卡工作过程中，控制CPLD芯片把数据包依次传入对应的双口RAM芯片中，对应的密码算法芯片从双口RAM芯片中取出数据包进行运算；待密码算法芯片运算完成后再将数据包写回到双口RAM芯片中，此时控制CPLD芯片再将运算完成的数据包上传到上位机并产生中断，至此完成一次数据包的控制流程。通过循环控制直到处理完上位机的所有数据包后，可以核验一次发票的防伪码的正确性。

片密码算法芯片均采用税控专用密码算法芯片SSX12-A型号芯片，密码算法芯片依据税控密码算法进行数据的加解密、核验运算。

SSX12-A型号芯片专门用于税控等信息安全领域，功能主要有生成密钥、数据加密、解密、核验支付密码等，有效保证用户进行交易时数据的安全性。其主要特点为：每片SSX12-A型号芯片均有各自独立的ID号，所有密码运算均在片内完成，支持3.3V或5V双工作电压，当工作主频为12MHz时，核验支付密码速度大于140次/秒。

片双口RAM芯片均采用IDT公司的IDT7130型号芯片，每片双口RAM芯片均是各自对应连接的密码算法芯片的输入输出缓冲区，与每片双口RAM芯片对应的密码算法芯片和控制CPLD芯片通过各自独立的端口分别控制此双口RAM芯片的读写。

IDT7130型号芯片是IDT公司出品的高速1K×8bit的双口静态SRAM（Static Random Access Memory静态随机处理内存），具有高速访问速度和低功耗的特点。

总线接口芯片采用PLX公司的PLX9052型号芯片，PCI总线接口芯片用于实现与PCI总线的接口逻辑。

PLX9052型号芯片是一个32位PCI总线目标接口电路芯片,功耗低,采用PQFP型160引脚封装,符合PCI2.1规范,它的局部总线可以通过编程设置为8/16/32位的总线，数据传送率可达到132MB/s。上位机发送的数据包通过PCI总线接口芯片的中转送到税控核验卡上对应的8个密码算法芯片的控制单元。

配置芯片采用Microchip公司的93LC46B型号EEPROM芯片，PCI配置芯片用于配置PCI总线接口芯片。

93LC46B型号EEPROM芯片其容量为1Kbit，PDIP-8封装，用来存储PCI总线接口芯片的配置信息。税控核验卡每次上电后PCI总线接口芯片首先从PCI配置芯片里加载配置信息进行初始化。

晶体振荡器采用12MHz的有源晶体振荡器，提供密码算法芯片的工作时钟频率。

本发明的基于PCI总线接口芯片和CPLD芯片的税控核验卡的整体工作过程如下：

1、税控核验卡通过PCI总线与上位机相连；

2、税控核验卡上电复位后，8片控制CPLD芯片处于空闲状态，上位机驱动程序如有任务，将对应的密码算法芯片256字节的状态字写为0x01，同时将数据写入双口RAM芯片数据缓冲区，写完后向对应密码算法芯片256字节的第254字节写数据，从而向控制CPLD芯片发出中断；

3、控制CPLD芯片接到中断后查询状态字，如果为0x01则向密码算法芯片发送数据，发送完成后读254字节的清中断位，然后等待密码算法芯片返回数据，将密码算法芯片返回的数据写入双口RAM芯片数据缓冲区，同时将状态字写为0x04，然后向第255字节写数据，从而向PCI总线发出中断；

4、上位机驱动程序接到中断后，先读取税控核验卡的中断查询地址（IO3），如果读出的数据是0x00，则税控核验卡未发中断。如果读出的数据不是0x00, 则税控核验卡已发出中断，且对应为1的密码算法芯片任务已经完成。再读其对应的256字节中的状态字，如果为0x04则任务已完成，从而读出双口RAM芯片数据缓冲区中的数据，同时读其对应的256字节中的第255字节，清除该中断；

5、在税控核验卡工作中，可以指定8片密码算法芯片的任意1路或多路密码算法芯片工作，这在上位机有大量数据需要处理时效率比较高。如须复位某一密码算法芯片，只需在其对应的256字节状态字写入0x02，同时写入其对应的256字节中的第254字节。

本发明的基于PCI总线接口芯片和CPLD芯片的税控核验卡，除说明书所述的技术特征外，均为本专业技术人员的已知技术。