法律状态公告日
法律状态信息
法律状态
2015-11-25
授权
授权
2013-06-19
实质审查的生效 IPC(主分类):G06T1/20 申请日:20130125
实质审查的生效
2013-05-22
公开
公开
技术领域
本发明属于图像处理技术领域,更进一步涉及数字信号处理技术领域中基于并行 数字信号处理器(Digital Signal Processor,DSP)的合成孔径雷达(Synthetic Aperture Radar,SAR)图像高速处理系统及其方法。本发明利用多片数字信号DSP 处理器组成的SAR图像高速处理系统及其方法,可以实现对大数据量的SAR图像进行高 速处理。
背景技术
合成孔径雷达SAR具有全天候、全天时工作、穿透性强等特点,在国民经济和军 事应用领域有着十分重要的应用。然而合成孔径雷达SAR图像数据量大,处理算法复 杂,执行时间长,因此需要高速处理系统。
上海海事大学提出的专利申请“一种基于FPGA及DSP功能的超高分辨率遥感图像 实时处理平台”(专利申请号200910197035.8,公开号CN101783008A)公开了一种 基于FPGA及DSP功能的超高分辨率遥感图像实时处理平台。该平台主要包括传感器组 成的图像采集模块、有现场可编程门阵列FPGA芯片等组成的图像预处理模块,以及由 数字信号微处理器DSP芯片等组成的遥感图像核心处理模块。可以对高分辨率遥感图 像进行高速实时图像信号处理。但是,该处理平台存在的不足是,第一,由于原图像 使用传感器采集,图像格式和大小不够灵活;第二,进行预处理的模块由FPGA组成, 参数的设置和调整性差;第三,核心处理模块由单片DSP芯片组成,处理速度不够, 不能完成大图像和复杂算法的实时处理。
深圳市迈科龙电子有限公司提出的专利申请“图像处理平台”(专利申请号 200910197035.8,公开号CN101207825A)公开了一种图像处理平台。该平台包括用 于将输入的模拟视频图像转化为数字视频图像的视频解码芯片,用于对数字视频图像 进行预处理及综合处理的一主DSP处理器,用于对视频图像处理的至少一个从DSP处理 器,用于逻辑控制和算法调度的现场可编程逻辑门阵列FPGA。用于对图像进行高速实 时处理。但是,该图像处理平台存在的不足是,第一,由于原图像使用解码芯片获取, 可处理的图像格式和大小不够灵活;第二,进行预处理和综合处理的模块由主DSP组 成,参数设置难以完成人工干预;第三,核心处理模块的从DSP处理器之间,并行方 式单一,难以发挥DSP的处理能力。
发明内容
本发明的目的在于克服上述已有技术的不足,提出了一种基于并行DSP的SAR 图像高速处理系统及其方法,通过上位机打开和显示原图像,进行预处理和分块后, 使用通用串行总线USB接口将图像数据发送给FPGA控制中心,由控制中心转发给 多个并行的DSP数据处理模块,并进行任务调度。当处理完成后,控制中心取回处 理结果发回给上位机。上位机对结果拼接后,显示处理结果。
本发明的系统包括上位机模块,控制中心模块,扩展存储模块和数据处理模块; 所述上位机模块通过通用串行总线USB接口与控制中心模块连接,多个数据处理模块 通过链路端口LinkPort分别与控制中心模块连接,扩展存储模块与控制中心模块连 接;其中:
所述的上位机模块,用于存储和显示原图像及结果图像,设置处理参数,以及对 图像进行分块预处理;
所述的控制中心模块,由现场可编程门阵列FPGA组成,用于接收上位机模块发 送的图像数据、处理参数,从扩展存储模块存取数据,向各个数据处理模块发送数据 和处理指令,执行任务调度,回收处理结果发送回上位机模块;
所述的数据处理模块,由可扩展的多个处理板组成,每个处理板包括两片数字信 号处理器DSP和一片同步动态随机存储器SDRAM;所述两片数字信号处理器DSP采用 TigerSHARC20x系列,分为主处理器和从处理器,主、从处理器与同步动态随机存储 器SDRAM的数据总线、地址总线和控制总线分别对应相连,构成紧耦合连接方式;主 处理器的链路端口LinkPort与控制中心模块连接,构成松耦合连接方式;两种连接 方式共同构成本发明的并行处理结构。数据处理模块用于接收控制中心模块发送的数 据和指令,执行SAR图像处理算法。
所述的扩展存储模块,用于暂存中间数据,供控制中心模块调用。
本发明方法的具体步骤如下:
(1)显示原图像
使用鼠标和键盘,选择上位机中存储的数字SAR图像文件,上位机将所选择的SAR 图像显示在屏幕上;
(2)设置参数
2a)使用鼠标和键盘,在上位机的方法选择菜单中,用户根据所需的处理方法选 择分割或者去噪对应的选项;
2b)用户在方法选择菜单的设置窗口中,根据选择的处理方法,输入分割处理参 数或者去噪处理参数;
(3)预处理
由上位机采用在步骤(2)中所选择的处理方法和处理参数,对步骤(1)读取的 原图像进行处理;
(4)分配任务
4a)上位机将预处理后的图像,等分为与数据处理模块的个数相等的多个图像块;
4b)上位机将处理方法、处理参数和多个图像块,使用通用串行总线USB接口发 送给控制中心模块;
4c)控制中心模块将收到的处理方法、处理参数和多个图像块,暂存到扩展存储 模块;
4d)控制中心模块通过链路端口LinkPort,将每一个图像块发送给一个数据处理 模块;
4e)控制中心模块通过链路端口LinkPort,向所有处理器模块发送处理方法和处 理参数;
4f)控制中心模块通过链路端口LinkPort,向所有处理器模块发送开始计算指令;
(5)处理数据
5a)数据处理模块接收控制中心模块发送的图像块、处理方法和处理参数;
5b)当数据处理模块接收到开始计算指令后,根据其所接收到的处理方法和处理 参数,对图像块执行处理;
(6)判断是否完成处理
6a)控制中心模块每隔一定的时间,向所有数据处理模块发送查询进度指令;
6b)各个数据处理模块收到控制中心发来的查询进度指令后,向控制中心模块发 送处理进度值;
6c)控制中心判断各个处理进度值是否均为100%,若是,转入执行步骤(8),否 则,转入执行步骤(7);
(7)任务调度
7a)控制中心模块计算所有处理进度值的平均值;
7b)控制中心模块从处理进度值小于平均值的数据处理模块中,将未处理数据的 一半读回;
7c)控制中心模块将读回的未处理数据,发送给处理进度值大于平均值的数据处 理模块,然后转入执行步骤(5);
(8)回收处理结果
8a)控制中心模块向各个数据处理模块发送回收结果指令;
8b)数据处理模块收到回收结果指令后,将处理结果通过链路端口LinkPort发 送给控制中心模块;
8c)控制中心模块将数据处理模块发来的处理结果存入扩展存储模块中;
8d)控制中心模块将处理结果通过通用串行总线USB接口,发送回上位机;
(9)拼接处理结果
上位机将接收的控制中心模块发回的处理结果,按照处理结果在原图像中所处的 位置,重新排列,完成拼接,获得完整的结果图像;
(10)显示结果
上位机将结果图像显示在屏幕上。
本发明与现有技术相比具有以下优点:
第一,由于本发明系统中上位机对图像进行预处理,克服了现有技术中使用现 场可编程门阵列FPGA时处理方法和参数设置不够灵活的缺点,使得本发明的系统适 用范围广,处理能力强。
第二,由于本发明系统中多片信号处理器DSP以松耦合和紧耦合的方式组成并 行化结构,克服了现有技术中并行化结构单一,可扩展性差的缺点,使得本发明可扩 展性强,结构灵活。
第三,由于本发明的方法采用控制中心进行任务分配和调度,克服了原有技术 中各处理器负载不均衡的缺点,使得本发明对处理器的利用率高,处理速度快。
附图说明
图1为本发明系统的方框图;
图2为本发明方法的流程图。
具体实施方式
下面结合图1对本发明系统做进一步的描述。
本发明的系统包括上位机模块,控制中心模块,扩展存储模块和数据处理模块; 所述上位机模块通过通用串行总线USB接口与控制中心模块连接,多个数据处理模块 通过链路端口LinkPort分别与控制中心模块连接,扩展存储模块与控制中心模块连 接。其中:
所述的上位机模块,由具有至少一个通用串行总线USB接口的上位机PC和上位 机软件组成,用于存储和显示原图像及结果图像,设置处理参数,以及对图像进行分 块预处理。
所述的控制中心模块,由现场可编程门阵列FPGA、通用串行总线USB芯片和多对 链路端口LinkPort组成,用于接收上位机模块发送的图像数据、处理参数,从扩展 存储模块存取数据,向各个数据处理模块发送数据和处理指令,执行任务调度,回收 处理结果发送回上位机模块。本发明的实施例中现场可编程门阵列FPGA使用Xilinx 公司的Virtex系列芯片;控制中心模块与上位机模块相连接的USB接口,使用Cypress 公司的USB芯片FX2LP组成;通过用FPGA读取FX2LP的从属先入先出存储器 SlaveFIFO,完成USB传输。
所述的数据处理模块,由可扩展的多个处理板组成,每个处理板包括两片数字信 号处理器DSP和一片同步动态随机存储器SDRAM;所述两片数字信号处理器DSP采用 TigerSHARC20x系列,分为主处理器和从处理器,TigerSHARC20x系列DSP芯片具有 4对LinkPort接口,本发明实施例中使用其中一对接口,采用一对数据线的LinkPort 数据协议;主、从处理器与同步动态随机存储器SDRAM的数据总线、地址总线和控制 总线分别对应相连,构成紧耦合连接方式;每块处理板的主处理器的链路端口 LinkPort与控制中心模块的一对连接,构成松耦合连接方式;两种连接方式共同构 成本发明的并行处理结构。数据处理模块用于接收控制中心模块发送的数据和指令, 执行SAR图像处理算法。
所述的扩展存储模块,由一片容量为128MB的同步动态随机存储器SDRAM组成, 作为现场可编程门阵列FPGA内部存储器的补充,用于暂存上位机传来的预处理结果 数据,暂存数据处理模块传来的处理结果数据,供控制中心模块调用。
下面结合图2对本发明方法做进一步的描述。
步骤1.显示原图像
使用鼠标和键盘,选择上位机中存储的数字SAR图像文件,上位机将所选择的SAR 图像显示在屏幕上。
步骤2.设置参数
使用鼠标和键盘,在上位机软件的方法选择菜单中,用户根据所需的处理方法选 择分割或者去噪对应的选项;用户在方法选择菜单的设置窗口中,根据选择的处理方 法,输入分割处理参数或者去噪处理参数。
步骤3.预处理
由上位机采用在步骤2中所选择的处理方法和处理参数,对步骤1读取的原图像 进行分割预处理或者去噪预处理,得到预处理后的图像。
步骤4.分配任务
上位机将预处理后的图像,等分为与数据处理模块的个数相等的多个图像块,分 割方式使得每个图像块为正方形;上位机将处理方法、处理参数和多个图像块,使用 通用串行总线USB接口发送给控制中心模块;控制中心模块将收到的处理方法、处理 参数和多个图像块,先暂存到扩展存储模块,然后通过链路端口LinkPort,将每一 个图像块发送给一个数据处理模块,向所有处理器模块发送处理方法和处理参数;最 后当所有数据都已发送给各个数据处理模块后,控制中心模块通过链路端口 LinkPort,向所有数据处理模块发送开始计算指令。
步骤5.处理数据
数据处理模块接收控制中心模块发送的图像块、处理方法和处理参数;保存在处理 板的同步动态随机存储器SDRAM中,然后等待控制中心模块的指令;当数据处理模块接 收到开始计算指令后,根据其所接收到的处理方法和处理参数,对图像块执行处理。
步骤6.判断是否完成处理
控制中心模块每隔一定的时间,向所有数据处理模块发送查询进度指令;各个数 据处理模块收到控制中心发来的查询进度指令后,根据本模块已经处理的数据计算出 处理进度值,向控制中心模块发送处理进度值;控制中心判断数据处理模块发送的各 个处理进度值是否均为100%,若是,则说明所有处理均已完成,转入执行步骤8,否 则,转入执行步骤7。
步骤7.任务调度
控制中心模块计算所有处理进度值的平均值;控制中心模块从处理进度值小于平 均值的数据处理模块中,将未处理数据的一半读回;控制中心模块将读回的未处理数 据,发送给处理进度值大于平均值的数据处理模块,这样就保证了处理器的负载平衡, 然后转入执行步骤5。
步骤8.回收处理结果
控制中心模块向各个数据处理模块发送回收结果指令;数据处理模块收到回收结 果指令后,将处理结果通过链路端口LinkPort发送给控制中心模块;控制中心模块 将数据处理模块发来的处理结果存入扩展存储模块中;控制中心模块将处理结果通过 通用串行总线USB接口,发送回上位机。
步骤9.拼接处理结果
上位机将接收的控制中心模块发回的处理结果,按照处理结果在原图像中所处的 位置,重新排列,完成拼接,获得完整的结果图像。
步骤10.显示结果
上位机将结果图像显示在屏幕上,与原图并列显示,进行对比。
下面结合仿真实验对本发明的效果做进一步的描述。
本发明仿真实验的条件是,使用相同的图像和相同的图像处理算法,分别在本发 明的系统和普通的PC机上对图像进行处理,比较处理时间。本发明的系统使用2个 数据处理模块;普通的PC机处理器为Intel Pentium Dual CPU T2330,2GB内存, Windows7操作系统,C语言编程。
实验结果如下表所示。
实验结果证明,本发明相比普通PC机,对于Graphcut分割算法,能将运行时间 降低大约75%;对于PB-SSM-A去噪算法,能将运行时间降低85%左右,均显著降低了 运行时间,提高了图像处理效率。可以看出,本发明具有处理速度快的优点。
机译: 具有CPU内核和并行独立操作DSP模块的集成数据处理系统,利用逐次逼近模数转换和PWM进行并行断开
机译: 高速并行DSP系统的HPI-EMIF桥
机译: 通过将程序和从外部系统执行的数据下载到DSP来实现高性能并行信号处理系统的HPI-EMIF桥