数据多路复用传送系统、多路复用传送信号接收装置及多路复用传送信号发送装置

摘要

本发明提供数据多路复用传送系统、多路复用传送信号接收装置、多路复用传送信号接收模组及多路复用传送信号。在发送侧将具有不同频率信息的多个数字信号不依赖于数据的内容而集中起来高速传送，在接收侧将维持着各频率信息的多个数字信号再现并分离。发送装置将与具有不同频率信息的各输入通道对应的发送数据作为有效数据分别分割为固定长度的数据块，然后，将这些与多个输入通道对应的多个数据块多路复用并向传送路输出。接收装置将通过传送路接收的数据串分离为与发送装置侧的输入通道相同数量的数据流，然后，在各数据流内从连续的数据块复原作为有效数据的发送数据并保存，与按每个数据流生成的时钟同步地输出对应于各数据流的发送数据。

说明书

技术领域

本发明涉及经由传送路传送数据的数据多路复用传送技术（Multiplexing transmission）。 

背景技术

近年来，在将构成信息通信装置的多个LSI间或多个板（PCB：printed circuit board）间相互连接的领域中，使用许多高速串行信号。一般而言，在信号的传送距离为几十cm以下的近距离传送中使用电信号，在1m以上的长距离传送中使用光信号。进而，随着信号速度的高速化，处于能够通过电信号传送的距离日益变短的趋势。例如在信息通信装置内将多个基板彼此连接的布线共用化的基板（所谓的底板（backplane PCB）中，随着其传送速度高速化到10Gbps以上，在传送中使用的信号开始从难以进行长距离传送的电信号向能够进行稳定的传送的光信号转移。 

基于光信号的传送与通过电信号的传送相比，能够实现传送速度的高速化。因此，将板上的许多电信号多路复用到较少的条数的光信号中来传送的需要提高。所以，开发了将信号多路复用的各种技术。 

在图1中表示信号多路复用分离电路的以往例。在该以往电路中使用的多路复用电路（multiplexer circuit）（图中左侧）被要求在以下的条件下动作。 

（1）在位于最后级的多路复用器（multiplexer）的输入的紧前，n条输入（TxP1，…，TxPn）的数据速率（X1bps，…，Xnbps）全部相等。即，X1=X2=…=Xn。 

（2）全部位数据的相位处于同相关系。 

（3）多路复用器的输出的数据速率等于全部输入的数据速率的总和。即，Y=X1×n。 

一般而言，多路复用电路执行将低速度的并行信号（parallel data signal）（全部通道为相同速度且相同相位的同步信号）变换为高速度的串行信号（serial data signal）的处理。但是，在图1所示的以往电路中，不存在保证构成分离电路（de-multiplexer circuit）（图中右侧）的多路复用器的输出通道的号码与多路复用器的输入通道的号码的一致的结构。 

在专利文献1中公开了这种结构。专利文献1所示的信号多路复用分离电路（multiplexer and de-multiplexer）涉及光信号的多路复用（特别是SONET/SDH协议）技术，多路复用电路将低速度的光信号（optical data signal）多路复用而生成高速度的光信号，分离电路将高速度的光信号分离而再现当初的低速度的光信号。 

在图2中表示带有专利文献1中公开的同步电路的信号多路复用分离电路的结构。图2所示的多路复用电路（图中左侧）仅在n+1条通道中的指定的1条通道中协议终结，在该通道中插入特殊的图案（pattern）。被插入了该特殊的图案的输入在（n+1）：1的多路复用器中多路复用到其他n条输入（TxP1，…，TxPn）中。即，被再帧化。在图中，将在特殊的图案的生成中使用的电路表示为图案生成部（pattern generator）。 

另一方面，图2所示的分离电路（图中右侧）对分离后的n+1条通道中的指定的通道执行特殊的图案的同步（pattern synchronize）处理。在图中，将在特殊的图案的同步中使用的电路表示为图案同步部。通过该同步处理，分离电路检测1：（n+1）的多路分离器将多路复用信号分离时的开头位置。通过该结构的采用，图2所示的信号多路复用分离电路保证输入通道与输出通道的号码（以下，称作通道位置）的一致关系。 

另外，在图1所示的电路的情况下，需要在将全部通道的协议先终结后，将数据结合而多路复用。但是，在图2所示的电路的情况下，能够将协议的终结局限于1个通道。因此，图2所示的电路与图1所示的电路相比能够缩小装置规模。 

除此以外，还存在将与数据速率不同的多个输入对应的包数据或帧数据进行时间多路复用而传送的方法。在典型的以往技术中，有由IEEE802委员会标准化的帧多路复用（frame multiplexing）装置（非专利文献1）。该帧多路复用技术将数据速率不同的各通道的帧暂且保存到缓冲器中，然 后以输出通道的速度读出这些帧，由此实现数据速率不同的通道（channel）的多路复用。 

专利文献1：特开2000－252942号公报 

非专利文献1：IEEE Std 802.3－2008. 

如上所述，在装置内执行的数据传送中，需要处理许多传送通道。因此，需要将参与数据传送的装置及LSI格外地小规模化。 

但是，在这种用途中，多路复用的各输入通道的数据速率根据使用状况而变化。因此，难以使输入到多路复用器中的全部通道的数据速率同步。此外，为了实现不依赖于通过各通道传送的数据的内容、并且没有数据缺失的完全的数据传送，需要使从多路分离器输出的各通道的数据速率与多路复用器侧的对应的输入通道的数据速率完全一致。因而，需要满足这些条件的实现方法。 

但是，通过专利文献1中公开的信号多路复用分离电路（图2）不能满足上述条件。这是因为，图2所示的电路以各输入通道的速度相同为前提，实现单纯的基于多路复用器的光信号的多路复用。即，因为图2所示的电路结构不能进行不同的数据速率的输入的多路复用。进而，即使将SONET/SDH协议的终端处理在单一通道中实施，所需要的电路规模也较大，不利于LSI的小型化。 

另一方面，在非专利文献1中公开的帧多路复用装置中，能够将不同的数据速率的通道多路复用。 

但是，在非专利文献1的装置的情况下，也不能使输入通道的数据速率与输出通道的数据速率完全一致。这是因为，为了通过帧分割来解决数据速率的差异，在向多路复用器的输入时点，包含在各通道的数据中的时钟信息（时钟频率、频率抖动（jitter）等）丢失。此外，非专利文献1的装置为了保证输入通道与输出通道之间的数据传送，以帧单位赋予目的地，执行按照目的地的数据分配处理。因此，用于分配数据的目的地检索、用于防止数据的拥挤的数据的保存处理是必须的。这意味着不能严格地保证在数据传送中需要的处理时间。此外，上述处理与专利文献1的装置相比需要更大规模的电路，更不利于LSI的小型化。 

进而，不能将在专利文献1中公开的发明与在非专利文献1中公开的 发明进行组合。这是因为，专利文献1的装置以各通道的输入速度相同为前提将各通道的数据多路复用，相对于此，非专利文献1的装置需要先将全部通道的协议终结、然后取出帧后执行多路复用处理。因此，组合了两者的装置导致在专利文献1中将终结局限在1个通道带来的效果（即，装置规模的缩小）丧失的结果。此外，即使将两者组合，也不能使输入通道的数据速率与输出通道的数据速率相同，不能解决非专利文献1的问题。 

发明内容

所以，本发明鉴于以上的技术问题，目的是实现一种将具有不同的频率信息的数字信号（例如由具有不同的频率误差、及/或不同的抖动特性的多个源振荡时钟信号（clock source：时钟源）生成的数字信号、及/或不同的位速率的数字信号）多路复用而传送、在接收侧能够在保持将各数字信号多路复用时的频率信息的状态下分离并再现的数据多路复用传送技术。 

因此，本发明人提出了由具有以下的处理功能的发送装置及接收装置（包括接收模组）构成的数据多路复用传送系统。 

发送装置具有：（A1）多个输入通道，分别能够输入具有与其他输入通道不同的频率信息的发送数据；（A2）多个块分割部（block divider），将对应于各输入通道的发送数据作为有效数据（valid data）分别分割为固定长的数据块（data block）；以及（A3）多路复用器，将对应于多个输入通道的多个数据块进行多路复用，并向传送路输出。 

接收装置具有：（B1）多路分离器，将通过传送路接收到的数据串分离为与发送装置侧的输入通道相同数量的数据流；（B2）多个FIFO部，分别执行从对应的数据流复原有效数据并保存在FIFO存储器中的处理、以及从上述FIFO存储器读出发送数据并向对应的输出通道输出的处理；以及（B3）多个频率控制部，分别执行根据对应的数据流的时间平均数据量推测发送数据速率的处理、以及调整向对应的上述FIFO部提供的上述时钟的频率以使得与推测出的发送数据速率相同的处理。 

发明效果 

根据本发明，在发送装置侧能够维持各输入通道的发送数据所具有的频率信息的状态下，将多个输入通道的数据串进行多路复用。此外，在接 收装置侧，也在从各数据流分离数据时，取出各数据流所固有的频率信息并分别调整时钟的频率，因此能够保证输入通道与输出通道的数据速率的同一性。上述以外的问题、结构及效果根据以下的实施方式的说明会变得清楚。 

附图说明

图1是表示由一般的多路复用电路和分离电路构成的信号多路复用分离电路的图。 

图2是表示由专利文献1所示的多路复用电路和分离电路构成的信号多路复用分离电路的图。 

图3是表示有关实施例1的多路复用电路（发送机）的结构例的图。 

图4是表示在实施例1中使用的数据格式的一例的图。 

图5是表示有关实施例1的分离电路（接收机）的结构例的图。 

图6是表示在实施例1中使用的PLL（Phase Locked Loop）电路的结构例的图。 

图7是说明由有关实施例1的频率控制部进行的PLL控制的初始顺序的图。 

图8是说明由有关实施例1的频率控制部进行的PLL控制的更新顺序的图。 

图9是表示有关实施例2的多路复用电路（发送机）的结构例的图。 

图10是说明由块分割部执行的块分割处理的图。 

图11是表示有关实施例2的分离电路（接收机）的结构例的图。 

图12是表示有关实施例3的多路复用电路（发送机）的结构例的图。 

图13是表示有关实施例3的分离电路（接收机）的结构例的图。 

附图标记说明 

100 发送机 

105 接收机 

110 发送机 

115 接收机 

120 发送机 

125 接收机 

具体实施方式

在以下的说明中，为了方便，在需要时，分为多个实施方式及实施例说明发明。除了特别明示的情况以外，它们不是相互没有关系的，而处于一个为另一个的一部分或全部的变形例、应用例、详细说明、补充说明等的关系。此外，在以下的实施方式及实施例中，当提及要素的数量等（包括个数、数值、量、范围等）的情况下，除了特别明示的情况及在原理上明显限定于特定的数量的情况等以外，并不限定于该特定的数量，也可以是特定的数量以上或以下。 

进而，在以下的实施方式及实施例中，其构成要素（包括要素步骤等）除了特别明示的情况下及在原理上明显可以认为是必须的情况等以外，并不一定是必须的。同样，在以下的实施方式及实施例中，当提及上述数等包括个数、数值、量、范围等）时，除了特别明示的情况及在原理上可以认为明显不是那样的情况等以外，包括实质上与该数量等近似或类似的情况。 

以下，基于附图详细地说明本发明的实施方式及实施例。另外，在用来说明实施方式及实施例的全部图中，对于具有相同的功能的部件赋予相同或关联的附图标记，省略其重复的说明。此外，在以下的实施方式及实施例中，除了在特别需要时以外，原则上不重复相同或同样的部分的说明。 

A.实施方式 

［整体结构］ 

首先，说明在各实施例中共通的数据多路复用传送系统的概念结构。数据多路复用传送系统（data multiplexer system）由发送机和接收机构成。发送机具备n个CDR（Clock Data Recovery：时钟数据恢复）部、n个FIFO（first－in－first－out buffer：先进先出缓冲器）部、n个块分割部（block framer）、图案生成部、多路复用器部、输入级用的时钟源（clock source）、输入级用的PLL部、输出级用的时钟源及输出级用的PLL部。接收机具备输入级用的时钟源、输入级用的PLL部、CDR部、分频器（clock divider）、多路分离器部、图案同步部（pattern synchronizer）、n个块解除部（block  de-framer）、n个FIFO部、输出级用的时钟源、n个PLL部及n个频率控制部。 

［发送机的结构］ 

在发送机中，输入n条数据信号。n条数据信号既可以具有相互不同的频率信息，也可以全部具有相同的频率信息。另外，不需要n条全部的数据信号具有不同的频率信息，只要某一个具有与其他数据信号不同的频率信息就可以。在这种数据信号中，包含例如由具有不同的频率误差的多个源振荡时钟信号生成的数字信号、由具有不同的抖动特性的多个源振荡时钟信号生成的数字信号、不同位速率的数字信号等。 

n条数据信号通道分别被输入到对应的CDR部。因而，CDR部有n个。各CDR部从被输入的数字信号中提取时钟成分，基于从对应的PLL部供给的高速时钟，再现与数据信号同步的再现时钟、和与该时钟同步的位数据。位数据及再现时钟从CDR部发送至FIFO部。 

输入级用的n个时钟源产生固有频率的时钟（参照时钟（reference clock）），向n个CDR部提供。输入级用的n个PLL部产生将由时钟源提供的参照时钟正确地乘以常数倍而得到的频率的时钟，分别向对应的CDR部提供。 

n个FIFO部分别从对应的CDR部接收位数据和再现时钟，与再现时钟同步地将位数据的串保存到内部的FIFO（First in First out：先进先出）存储器中。此外，FIFO部将保存在FIFO存储器中的位数据的串与由CDR部提供的再现时钟同步地读出，并分别向对应的块分割部发送。另外，在FIFO存储器中没有保存有数据的情况下，FIFO部向块分割部通知FIFO存储器处于空（empty）状态的情况。另一方面，在FIFO存储器变满的情况下，FIFO部向块分割部通知FIFO存储器是满（full）状态的情况。n个FIFO存储器在读出时使用的时钟与从输出级用的PLL部共通地供给的时钟同步。 

n个块分割部将保存在各FIFO部中的数据依次读出，并分割为一定大小的块。各块分割部基于FIFO存储器是空（empty）状态还是满（full）状态的通知，对有效载荷附加能够判断各块数据的有效/无效（valid or invalid）的头识别码（例如“10”/“01”）并进行保存。各块分割部将该带有有效/ 无效数据的块数据发送给多路复用器部。另外，图案生成部以一定周期生成固定的图案的数据串并向多路复用器部发送。多路复用器部将从n个块分割部和图案生成部接收到的位串分别按每1位进行时间多路复用，作为n+1倍高速的串行位串输出。 

［接收机的结构］ 

在接收机中被输入串行位串的接收数据。另外，接收数据被输入到CDR部中。CDR部从被输入的接收数据中提取时钟成分，并且基于从PLL部供给的高速时钟，再现与数据信号同步的的再现时钟（recoverd clock）、和与该时钟同步的位数据。CDR部将再现时钟向分频部和多路分离器部发送，将再现数据向多路分离器部发送。这里，PLL部参照从时钟源接收到的时钟，产生正确地乘以常数倍而得到的频率的时钟。此外，分频器生成将再现时钟正确地进行n+1分频的分频时钟，将生成的分频时钟分配给多路分离器部、全部的块解除部、全部的FIFO部、图案同步部。 

多路分离器部接收从CDR部提供的高速的再现时钟，从分频器接收低速的再现时钟。多路分离器部使用这两个再现时钟，将再现数据从串行形态变换为并行形态。此时，多路分离器部按接收到的顺序将位数据以n+1位单位切割。另外，切割位置可变。此外，切割位置由图案同步部提供。多路分离器部将再现数据变换为n条数据信号和1条图案信号。多路分离器与n个块解除部及1个图案同步部连接。 

图案同步部接收由多路分离器部按每n+1位切割出的位数据。图案同步部确认该位数据与在发送机的图案生成部中生成的固有图案的相关。在当前接收的数据串与固有图案之间的相关显著低的情况下，图案同步部发出将多路分离器部的切割位置移动1位的指示，并再次确认相关。此时，在一定时间以上确认出了数据串彼此的相关的情况下，将多路分离器部中的切割位置固定。 

n个块解除部从由多路分离器部输入的块串中，仅取出带有表示有效的信息的块（有效块）的位数据，并向对应的FIFO部输出。具体而言，块解除部发现由块格式定义的头识别码（“10”/“01”），将该位置判定为块格式的断开处。块解除部仅提取带有表示有效的头识别码的块的有效载荷，并向后级的FIFO部发送。 

FIFO部将从块解除部接收到的有效数据保存到内部的FIFO存储器中。FIFO部按照从PLL部供给的时钟，依次读出保存在FIFO存储器中的数据。在有效数据的写入量与保存数据的读出量相等的情况下，保存数据量的增减被平均化而成为零。在此情况下，FIFO部处于正常状态。相对于此，在有效数据的写入量比保存数据的读出量多的情况下，在FIFO存储器中发生容量不足。在此情况下，FIFO部成为溢出（overflow）（以下也称作“OF”）状态。另一方面，在有效数据的写入量比保存数据的读出量少的情况下，发生数据不足。在此情况下，FIFO部成为下溢（以下也称作“UF”）状态。FIFO部将表示OF或UF的状态信息和当前的保存数据的剩余量向频率控制部通知。 

时钟源产生固有频率的参照时钟。PLL部产生具有将从时钟源接收到的参照时钟的频率按照从频率控制部通知的分频数来倍增的频率的高速时钟。频率控制部监视FIFO部内的FIFO存储器的状态（OF、UF、保存数据剩余量），控制在PLL部中产生的时钟的频率，以使FIFO部正常动作（不溢出或下溢）。频率控制部用实数指定用于控制在PLL部中产生的高速时钟的频率的分频比率。 

［实现的效果］ 

上述发送机对从各输入通道接收的块数据附加表示有效的识别码，另一方面，在相对于输出带宽，数据量不足的情况下，插入附加了表示无效的识别码的块数据。然后，发送机将维持着频率信息的发送用的多个数据串多路复用。由此，在维持各通道的频率信息的状态下制作多路复用数据。 

此外，接收机在将接收到的多路复用数据进行分离时，基于各通道的有效块的产生量，取出各通道所固有的频率信息（时间平均数据量），用PLL（锁相环）电路再现具有与该频率相同的频率的读出用的时钟。由此，保证输出通道的数据速率与输入通道的数据速率的同一性。 

此外，由于将频率信息按输入通道处理，所以在接收侧也能够按通道来设定输出通道的数据速率。即，通过采用上述结构，能够实现不同的数据速率的多路复用。 

此外，上述发送机和接收机的内部动作不会受到所传送的数据的内容和协议的影响。因此，能够严格地保证输入通道和输出通道的数据传送中 需要的处理时间。由此，还能够同时实现传送时间的低延迟化。 

如上所述，如果使用在本说明书中提出的发送机和接收机，则能够实现由具有不同的频率误差、不同的抖动特性的多个源振荡时钟信号生成的数字信号、还有各不相同的位速率的信号的多路复用及其分离、再现的多路复用装置。此外，能够实现集中管理多个传送通道的处理装置及LSI的小规模。 

B.实施例1 

以下，说明有关实施例1的数据多路复用传送系统。 

［发送机的结构］ 

在图3中表示有关本实施例的发送机100的功能块结构。 

发送机100具有n条输入通道（TxP1，…，TxPn）、n个CDR部1、n个FIFO部3、n个块分割部5、图案生成部7、多路复用器部9、时钟源11、PLL部13、时钟源15、PLL部17、1条输出通道（TxH1）。 

［发送机的动作］ 

（a）概要 

首先，说明由发送机100执行的数据处理的概要。 

在发送机100中，从n条输入通道（TxP1，…，TxPn）输入串行数据信号。这些数据信号既可以是各自以不同的时钟为源振荡的数据速率，也可以是完全同步于一个时钟的数据速率。各串行数据信号输入到对应于各通道的CDR部1中。以后的处理对n条数据信号分别独立地执行。 

从CDR部1输出的数据信号以FIFO部3、块分割部5的顺序被进行处理。n个块分割部5为止被独立处理的数据信号在分别独立的定时输入到多路复用器9中。多路复用器9将这些n条数据信号与由图案生成部7产生的同步用图案以位单位进行时间多路复用，从高速的输出通道（TxH1）输出。 

（b）详细情况 

以下，依次说明由构成发送机100的各部执行的处理动作的详细情况。 

CDR部1从被输入的串行数据信号中提取时钟成分。CDR部1基于从PLL部13供给的高速时钟进行动作，再现与串行数据信号同步的再现时钟、和与该时钟同步的位数据。再现的位数据和再现时钟被提供到FIFO部3。 

时钟源11是产生固有频率的时钟的电路。该频率一般设定为将设想到由CDR部1接收的串行数据信号的数据速率的频率用常数分频而得到的频率。 

PLL部13是产生将从时钟源11接收到的参照时钟正确地乘以常数倍而得到的频率的时钟的电路。在本实施例中，按每个与输入的串行数据信号对应的通道设置了PLL部13和时钟源11，但也可以为共用化而仅具备一组的结构。 

FIFO部3从CDR部1接收位数据和再现时钟，与再现时钟同步地将数据串保存到内部的FIFO（First in First out）存储器中。此外，FIFO部3与从PLL部17供给的时钟同步地将保存在FIFO存储器中的数据串依次读出，并向块分割部5发送。 

在该读出时，当FIFO存储器中没有保存有数据的情况下，FIFO部3向块分割部5通知“FIFO空状态”通知。另一方面，当FIFO存储器被数据充满的情况下，FIFO部3向块分割部5通知“FIFO满状态”通知。在读出时使用的时钟在n个全部的块分割部5中是共通的，需要与从PLL部17供给的时钟同步。 

块分割部5在依次读出保存在FIFO部3中的数据之后，数据分割为一定的大小的块，并保存到内部存储器中。然后，块分割部5从内部存储器读出一定的大小的块，向多路复用器部9发送。在图4中示出块分割部5及块解除部31（图5）所使用的块的数据格式。 

块分割部5在从FIFO部3读出数据时，在正常地读出了数据的情况下将表示有效数据的识别码“10”值赋予给块开头61，并将该数据保存到有效载荷63中。但是，在从FIFO部3接收到“FIFO空状态”通知的情况下，块分割部5不能从FIFO部3读出数据，所以将表示无效数据的识别码“01”赋予给块开头65，在有效载荷67中保存无效的数据串。另外，块分割部5优选对保存在有效载荷中的数据串进行数据扰频处理。由此，保证发送数据的DC平衡及扫描宽度（run length）。 

图案生成部7以一定周期生成固定的图案的数据串。该数据串需要能够识别为固有的图案。优选的是，在连续接收的数据串中包含错误的情况下，能够检测出该错误。进而，图案生成部7生成的数据串优选的是保证 了DC平衡及扫描宽度的数据串，最优的固有图案是通过高次多项式生成的PRBS（Pseudo Random Bit Sequence：伪随机二进制序列）图案。 

多路复用器部9将从n个块分割部5和图案生成部7接收到的串行位串分别以1位单位进行时间多路复用。由此，多路复用器部9将与输入侧的串行位串相比为n+1倍高速的串行位串作为多路复用数据来输出。在时间多路复用时使用的时钟是从PLL部17供给的低速时钟、和正确地低速时钟的n+1倍高速的高速时钟这两个。低速时钟是数据的读出用，高速时钟是数据的传送用。 

［接收机的结构］ 

在图5中表示有关本实施例的接收机的功能块结构。 

接收机105具有1条输入通道（RxP1）、时钟源21、PLL部22、CDR部23、分频器25、多路分离器部27、图案同步部29、n个块解除部31、n个FIFO部33、时钟源35、n个PLL部37、n个频率控制部39、n条输出通道（RxP1，…，RxPn）。 

［接收机的动作］ 

（a）概要 

说明由接收机105执行的数据处理的概要。在接收部105中，从输入通道RxH1接收串行数据信号。该数据信号被输入到CDR部23中。由CDR部23再现的数据串在多路分离器27中从串行形态变换为并行形态。多路分离器27将1条串行数据变换为n+1条串行数据。其中的不包含固定图案的n条串行数据发送至n个块解除部31，包含固定图案的1条串行数据发送至图案同步部29。 

块解除部31从被输入的数据串中仅取出构成有效块的有效的位数据，保存到FIFO部33的FIFO存储器中。即，无效块的数据及头数据在块解除部31中被排除。FIFO部33按照从PLL部37接收到的时钟信号，依次读出所保存的数据。读出的数据具有与当初发送机100的数据信号通道（TxP1，…，TxPn）相同的数据速率。此外，与发送机100的各输入通道（TxP1，…，TxPn）对应的数据被从分别具有相同的通道号码的接收机105的输出通道（RxP1，…，RxPn）输出。 

（b）详细情况 

以下，依次说明由构成接收机105的各部执行的处理动作的详细情况。 

CDR部23从输入的串行数据信号中提取时钟成分。CDR部23基于从PLL部22供给的高速时钟而动作，再现与串行数据信号同步的再现时钟、和与该时钟同步的位数据。再现的位数据提供至分频部25，再现时钟提供至分频部25和多路分离器部27。 

时钟源21是产生固有频率的时钟的电路。该频率需要与将发送部100输出的串行数据信号的数据速率用常数分频后的频率大致相等。 

PLL部22是产生将从时钟源21接收到的参照时钟正确地乘以常数倍而得到的频率的时钟的电路。 

分频器25是生成将从CDR部23提供的再现时钟正确地进行n+1分频后的分频时钟的电路。该分频时钟被分配给多路分离器部27、全部的块解除部31、全部的FIFO部33、图案同步部29。 

多路分离器部27从CDR部23接收高速的再现时钟，并且从分频器25接收低速的分频时钟。多路分离器部27按照再现时钟，将从CDR部23接收到的位数据从串行形态变换为并行形态。在该变换时，假设按接收到的次序将位数据以n+1位单位切割的位置如一般的桶形移位器电路那样能够变更。切割位置遵照来自图案同步部29的指定。 

图案同步部29接收由多路分离器部27按每n+1位切割出的位数据串。图案同步部29确认接收到的位数据串与在发送部100（图3）的图案生成部7中生成的固有图案的相关。在当前接收的位数据串与固有图案的相关显著较低的情况下，图案同步部29发出将多路分离器部27的切割位置移动1位的指示，并再次确认相关。在一定时间以上确认出了位数据串彼此的相关的情况下，图案同步部29将在多路分离器部27中使用的位数据的切割位置固定。 

各块解除部31中，从多路分离器部27输入在时间方向上连续的串行位串数据。各块解除部31从串行位串数据中发现由块格式定义的头识别码“10”和“01”，将发现位置判断为块格式的断开处位置。由此，能够从在发送部100（图1）的块分割部5中块分割的有效载荷仅提取有效数据。然后，块解除部31仅将有效数据发送给FIFO部33。 

FIFO部33将从块解除部31接收到的有效数据保存到内部的FIFO存 储器中。另一方面，FIFO部33按照从PLL部37供给的时钟，依次读出所保存的数据。此时，在有效数据的写入量与保存数据的读出量相等的情况下，保存数据的量的增减被平均化而成为零，FIFO部33正常地动作。假如在写入量比读出量多的情况下，发生FIFO存储器的容量不足，发生溢出。假如写入量比读出量少的情况下，发生数据不足，发生下溢。FIFO部33将OF或UF状态和现时点的保存数据剩余量向频率控制部39通知。 

时钟源35是产生固有频率的参照时钟的电路。该频率优选的是将在PLL部37中生成的高速时钟用常数分频而得到的速度。 

PLL部37是产生将从时钟源35接收到的参照时钟按照从频率控制部39通知的分频数来倍增的频率的高速时钟的电路。 

频率控制部39监视FIFO部33的FIFO存储器的状态（OF、UF、保存数据剩余量），控制由PLL部37产生的时钟的频率，以使FIFO部33正常动作。此时，频率控制部39用实数指定用于控制由PLL部37产生的高速时钟的频率的分频比率。 

在图6中，表示在有关本实施例的接收机中使用的PLL部37的功能块结构。PLL部37具有相位比较部41、电荷泵部43、LPF部45、VCO部47、分频器49、选择器51、扩散部53。 

PLL部37的高速时钟由VCO部47的VCO（Voltage Controled Oscilator：压控振荡器）电路生成。VCO电路如一般周知那样，是能够根据提供的电压的大小改变生成的时钟的频率的电路。由VCO部47生成的高速时钟不仅提供至FIFO部33，还提供至分频器49。 

分频器49是将被输入的高速时钟分频的电路，此时生成分频比率不同的3个分频时钟。在本实施例的情况下，分频比率是N、N－1、N+1这3种。其中，N是2以上的自然数。另外，分频比率也可以以N、N－M、N+M的3种提供。其中，为N>M的自然数。 

选择器51是选择被输入的3个分频时钟之中任意的2个并输出的电路。 

扩散部53是将被输入的2个分频时钟混合、以使输出的时钟成为由频率控制部39用实数指定的分频比率的电路。一般使用∑Δ型调制电路。 

相位比较部41是比较由时钟源35产生的参照时钟与从扩散部53供给的时钟的相位和频率、生成使相位提前的指示（Up）或使相位延迟的指示 （Down）的电路。 

电荷泵部43是将从相位比较部41提供的表示使相位提前的指示（Up）或使相位延迟的指示（Down）的数字信号变换为电压值（或电流值）的模拟信号的电路。该变换一般能够由电荷泵电路实现。但是，也存在其他的实现方法。因此，在本实施例中没有指定实现方法。 

LPF部45是从由电荷泵部43产生的电压值（或电流值）的模拟信号仅使低频成分通过的LPF（Low Pass Filter：低通滤波器）电路。LPF电路也是广为人知的。因此，在本实施例中不指定详细的构造。LPF部45生成用来控制VCO部47的生成时钟频率的电压。 

在图7中表示由频率控制部39进行的PLL部37的初始控制顺序。 

在步骤S1中，频率控制部39将PLL部37的分频比率设定为N。在本实施例的情况下N相当于能够控制的值的中间值。 

在步骤S3中，频率控制部39将FIFO部33的保存数据剩余量复位，进而停止保存数据的读出，直到保存数据剩余量成为能保存到FIFO部33中的数据量A的一半。如果保存数据剩余量达到数据量A，则频率控制部39重新开始保存数据的读出。 

在步骤S5中，频率控制部39监视OF状态或UF状态的通知，计测从步骤S5开始到通知的时间T。 

在步骤S7中，频率控制部39判断计测出的时间T与数据量A的关系是否包含在PLL部37的频率可变范围（由VCO部47（图6）的规格预先指定）中。在判断为范围外的情况下，频率控制部39转移到步骤S9，在判断为范围内的情况下，频率控制部39转移到步骤S15。根据这里的时间T与数据量A的关系，能够求出对应的数据流的时间平均数据量。此外，能够根据该数据量推测对应的数据流的发送数据速率。 

在步骤S9中，频率控制部39判断FIFO部33的状态是OF状态还是UF状态。在是UF状态的情况下，频率控制部39转移到步骤S11，在是OF状态的情况下，频率控制部39转移到步骤S13。 

在步骤S11中，频率控制部39将PLL部37变更为以低速度的数据速率动作的模式。然后，频率控制部39转移到步骤S1。 

在步骤S13中，频率控制部39将PLL部37变更为以高速度的数据速 率动作的模式。然后，频率控制部39转移到步骤S1。 

在步骤S15中，频率控制部39判断FIFO部33的状态是OF状态还是UF状态。在是UF状态的情况下，频率控制部39转移到步骤S17，在是OF状态的情况下，频率控制部39转移到步骤S19。 

在步骤S17中，频率控制部39对PLL部37的选择器51指示，以使其选择分频比率N－1和分频比率N这两个。然后，频率控制部39转移到步骤S21。 

在步骤S19中，频率控制部39对PLL部37的选择器51指示，以使其选择分频比率N和分频比率N+1这两个。然后，频率控制部39转移到步骤S21。 

在步骤S21中，频率控制部39基于在步骤S5中测定的时间T和可保存的数据量A，求出基于分频比率N的高速时钟与当前接收中的数据速率的时钟差。然后，频率控制部39转移到步骤S23。 

在步骤S23中，频率控制部39基于求出的时钟差，求出当前接收中的数据速率的分频比率，设定到PLL部33的扩散部53中。然后，频率控制部39转移到步骤S1。 

在图8中，表示由频率控制部39进行的PLL部37的更新控制顺序。该动作在初始控制顺序结束后执行。 

在步骤S31中，频率控制部39依次监视FIFO部33的保存数据剩余量，求出在上次的监视时点与此次的监视时点之间发生的上述数据剩余量之差。然后，频率控制部39转移到步骤S33。 

在步骤S33中，频率控制部39求出与所求出的差对应的所需时间（周期数）。然后，频率控制部39转移到步骤S35。 

在步骤S35中，频率控制部39基于在步骤S31中求出的差以及在步骤S33中求出的所需时间，求出由PLL部37当前生成中的高速时钟的频率与当前接收中的数据串的数据速率的时钟差。然后，频率控制部39转移到步骤S37。 

在步骤S37中，频率控制部39基于在步骤S35中求出的时钟差，求出适合于当前接收中的数据串的数据速率的分频比率，将构成PLL部37的扩散部53的设定更新。然后，频率控制部39转移到步骤S31。 

［实施例的效果］ 

通过以上的顺序的执行，频率控制部39能够使与各数据流对应的PLL部37所产生的时钟的频率与发送机侧的输入通道的数据速率一致。即，在对多个输入通道输入具有相互不同的频率信息的数字信号的情况下，也能够在输入通道与输出通道之间保证同一性。并且，有关本实施例的发送机100和接收机105不会受到数据的内容及协议的影响，所以能够实现装置结构的小型化。 

C.实施例2 

以下，说明有关实施例2的数据多路复用传送系统。有关本实施例的系统与有关实施例1的系统相比，具有能够更高效率地将数据多路复用的特征。另外，本实施例相当于有关实施例1的系统的扩展例。因而，在以下的说明中，仅对与它们的差异点进行叙述。 

［发送机的结构］ 

在图9中表示有关本实施例的发送机110的功能块结构。发送机110具有m条输入通道（TxP1，…，TxPm）、m个CDR部1、m个FIFO部3、m个块分割部5’、m个多路分离器部6、图案生成部7、选择器部8、多路复用器部9、时钟源11、PLL部13、时钟源15、PLL部17、1条输出通道（TxH1）。 

［发送机的动作］ 

（a）概要 

首先，说明由发送机110执行的数据处理的概要。在发送机110中，从m条输入通道（TxP1，…，TxPm）输入数据信号。这些数据信号既可以是分别以不同的时钟为源振荡的数据速率，也可以是完全同步于一个时钟的数据速率。m条输入通道（TxP1，…，TxPm）被输入到对应于各通道的CDR部1中。以后的处理对m条数据信号分别独立地执行。 

从CDR部1输出的数据信号以FIFO部3、块分割部5’的顺序被进行处理。m个块分割部5’为止被独立处理的数据在分别独立的定时输入到m个多路分离器部6中。即，m个多路分离器部6将分别输入的数据信号分割为两个数据信号。由此，向选择器部8输入2m条数据信号。 

选择器部8从2m条数据信号中选择任意的n条，并向多路复用器部9 发送。多路复用器9将这些n条数据信号与从图案生成部7生成的同步用图案以位为单位进行时间多路复用，并从高速的输出通道（TxH1）输出。 

（b）详细情况 

以下，仅对由构成发送机110的各部执行的处理动作中的与实施例1不同的部分（追加或变更的部分）进行说明。因而，关于处理动作及功能相同的部分省略说明。 

块分割部5’在将保存在FIFO部3中的数据依次读出后，数据分割为一定的大小的块并保存到内部存储器中。然后，块分割部5’从内部存储器读出一定的大小的块，并向多路分离器部6发送。 

在图10中，表示在块分割部5（图3）和块分割部5’中执行的块分割方法的差异。 

首先，对图10（a）进行说明。图10（a）是对应于实施例1的块分割部5的处理方法。如上所述，FIFO部3的输入带宽可与由CDR部1再现的时钟速度相应地改变，相对于此，输出被以一定的带宽读出。 

因而，在FIFO部3的输入带宽比输出带宽少的情况下，在一定量的数据被积蓄到FIFO存储器为止的期间中，FIFO存储器为“FIFO空状态”，不能从FIFO存储器读出数据信号。因此，FIFO部3在“FIFO空状态”的期间中，输出无效数据。即，在输入与输出带宽之差较大的情况下，无效数据在输出带宽中所占的比例增加，所以利用效率变低。 

接着，对图10（b）进行说明。图10（b）是对应于实施例2的块分割部5’的处理方法。如图所示，块分割部5’能够选择输出带宽p和2p（bps）中的某一个。另外，在本实施例的情况下，输出带宽是p和2p的二者择一，但通过增加该选择种类，能够提高带宽的利用效率。块分割部5’针对从FIFO部3输入的包括有效数据和无效数据的数据串测定有效数据所占的带宽，在被输入的有效数据的带宽是p以下的情况下，将数据串平滑化，以使输出带宽成为p，从而提高带宽的利用效率。 

多路分离器部6具备1条输入和2条输出，具有将带宽2p的输入分离为分别是带宽p的2条输出的功能。但是，该分离功能如上述那样，来源于块分割部5’能够选择并输出带宽p的输出和带宽2p的输出，在增加了可选择的带宽的种类的情况下，与可选择的带宽相应地增加分离数。 

选择器部8具有从m个多路分离器部6连接的2m条输入、和向多路复用器部9连接的n条输出，从各输出输出从2m条输入任意地选择的1条输入。 

通过这些结构，在对应于块分割部5’的输入带宽较小的情况下，块分割部5’的输出带宽被限制为p，多路分离器部6的输出也仅使用与带宽p相应的输出（在本例中是某1条输出）。选择器部8通过仅选择多路分离器部6使用的输出，能够提高多路复用器部9中的数据的多路复用效率。 

［接收机的结构］ 

在图11中表示有关本实施例的接收机的功能块结构。 

接收机115具有1条输入通道（RxH1）、时钟源21、PLL部22、CDR部23、分频器25、多路分离器部27、选择器部28、图案同步部29、m个多路复用器部30、m个块解除部31’、m个FIFO部33、时钟源35、m个PLL部37、m个频率控制部39、m条输出通道（RxP1，…，RxPm）。 

［接收机的动作］ 

（a）概要 

说明由接收机115执行的数据处理的概要。在接收部115中，从输入通道RxH1接收串行数据信号。该数据信号被输入到CDR部23中。由CDR部23再现的数据串在多路分离器27中从串行形态变换为并行形态。多路分离器27将1条串行数据变换为n+1条串行数据。其中的不包含固定图案的n条串行数据被发送至选择器28，包含固定图案的1条串行数据被发送至图案同步部29。 

选择器部28针对2m条输出，任意地选择n条输入，向m个多路复用器部30输出各输入。各多路复用器部30将分别为带宽p的2条输入集中，将带宽2p的输出向各块解除部31’输出。各块解除部31’仅提取包含在各输入中的有效块的有效数据，将该数据保存到FIFO部33的FIFO存储器中。 

各FIFO部33按照分别从对应的PLL部37接收的时钟信号，从FIFO存储器将保存数据依次读出并输出。读出的数据以与发送机110的输入通道（TxP1，…，TxPm）相同的数据速率、并且从被附加了与各输入通道相同的号码的接收机115的输出通道（RxP1，…，RxPm）输出。 

（b）详细情况 

以下，仅对由构成接收机115的各部执行的处理动作中的与实施例1不同的部分（追加或变更的部分）进行说明。因而，关于处理动作及功能相同的部分省略说明。 

选择器部28具有从多路分离器部27连接的n条输入（分别为带宽p）、和向m个多路复用器部30连接的2m条输出（分别为带宽p）。选择器部28对于各输出，能够输出n条输入中的任意选择的1条数据。但是，在后接于选择器部28的多路复用器部30的输入仅使用带宽p的情况下，选择器部28向多路复用器部30不使用的输入端子侧输出无效数据。 

多路复用器部30具备各自的带宽是p的2条输入和带宽是2p的1条输出，2条输入与选择器部28的2m条输出中的2条连接。多路复用器部30将2条输入进行数据多路复用而输出。 

各块解除部31’中从多路复用器部30输入在时间方向上连续的串行位串数据。各块解除部31’从串行位串数据中发现由块格式定义的头识别码“10”和“01”，将发现位置判断为块格式的断开处位置。由此，能够从在发送部110的块分割部5’中块分割的有效载荷中仅提取有效数据。此时，如果使用的带宽是p，则块解除部31’将所提取的有效数据的带宽变换为2p，并向FIFO部33发送。 

［实施例的效果］ 

如上所述，如果使用有关本实施例的发送机110，则对于被输入的m条数据信号通道（TxP1，…，TxPm）中的、实际被利用的带宽不到p的输入，通过预先将数据串平滑化以使输出带宽成为p，由此在多路复用时能够削减使用带宽。由此，能够提高数据的多路复用效率。 

此外，如果使用有关本实施例的接收机115，则将与发送侧的数据信号通道（TxP1，…，TxPm）相同的数据速率在对应的各输出的数据信号通道（RxP1，…，RxPn）中也能够再现。 

D.实施例3 

在上述实施例1及2中，将多个通道多路复用为1条通道，但在本实施例的情况下，在能够将多个通道多路复用为多个通道这一点上不同。另外，本实施例相当于有关实施例1的系统的扩展例。因而，在以下的说明中，仅对与它们的差异点进行叙述。 

［发送机的结构］ 

在图12中表示有关本实施例的发送机120的功能块结构。 

发送机120具有m条输入通道（TxP1，…，TxPm）、m个CDR部1、m个FIFO部3、m个块分割部5’、m个多路分离器部6、图案生成部7、选择器部8’、q个（n+1：1）多路复用器部9、时钟源11、PLL部13、时钟源15、PLL部17、q条输出通道（TxH1，…，TxHq）。 

在本说明及图12中，为了说明的简略化，设q=2进行说明。此外，在本说明及图12中，与实施例2的情况同样，说明多路分离器部6以1：2的比率分离数据的情况，但比率并不限定于此。 

［发送机的动作］ 

（a）概要 

首先，说明在发送机120中执行的数据处理的概要。 

在发送机120中，从m条输入通道（TxP1，…，TxPm）输入串行数据信号。这些数据信号既可以是分别以不同的时钟为根源的数据速率，也可以是完全同步于一个时钟的数据速率。各串行数据信号被输入到对应于各通道的CDR部1中。以后的处理对m条数据信号分别独立地执行。 

从CDR部1输出的数据信号以FIFO部3、块分割部5’的顺序被进行处理。m个块分割部5’为止被独立处理的数据信号分别在独立的定时被输入到m个多路分离器部6中。各多路分离器部6将1个输入分割为2个输出，并向选择器部8’发送。 

选择器部8’选择从m个多路分离器部6输入的2m条输入信号中的任意的（2×n）条，向2个多路复用器部9分别各发送n条。各多路复用器部9将从选择器部8’提供的n条数据信号、与由图案生成部7产生的同步用图案以位单位进行时间多路复用，并从高速的输出通道（TxH1，…，TxH2）输出。 

（b）详细情况 

以下，仅对由构成发送机120的各部执行的处理动作中的与实施例1及2不同的部分（追加或变更的部分）进行说明。因而，关于处理动作及功能相同的部分省略说明。 

选择器部8’具有从m个多路分离器部6连接的2m条输入、和向2个 多路复用器部9连接的（2×n）条输出。从各输出输出从2m条输入任意选择的1条数据。 

通过以上的结构，能够将对从输入通道（TxP1，…，TxPm）输入的数据进行多路复用而得到的数据分散地输出到多个输出通道（TxH1，…，TxHq）。因此，能够进行与实施例1或2中使用的发送机相比更大容量的传送。 

［接收机的结构］ 

在图13中表示有关本实施例的接收机的功能块结构。接收机125具有q条输入通道（RxH1，…，RxHq）、时钟源21、PLL部22、q个CDR部23、分频器25、q个去偏斜（deskew）FIFO部24、偏斜（skew）控制部26、q个多路分离器部27、选择器部28’、q个图案同步部29、m个多路复用器部30、m个块解除部31’、m个FIFO部33、时钟源35、m个PLL部37、m个频率控制部39、m条输出通道（RxP1，…，RxPm）。 

在本说明及图13的情况下，也为了说明的简略化，设q=2而进行说明。此外，在本说明及图13中，与实施例2的情况下同样，说明多路复用器部30以2：1的比率将数据合成的情况，但比率并不限定于此。 

［接收机的动作］ 

（a）概要 

说明由接收机125执行的数据处理的概要。在接收部125中，从2条输入通道（RxH1，RxH2）接收串行数据信号。该数据信号分别被输入到对应的2个CDR部23中。由各CDR部23再现的数据串被保存到对应的去偏斜FIFO部24中。 

各去偏斜FIFO部24按照偏斜控制部26的读出控制，将保存的数据串同时读出，并向对应的多路分离器部27送出。多路分离器部27将接收到的数据串从串行形态变换为并行形态，向选择器部28’及各图案同步部29送出。 

选择器部28’对于2m条输出，分别输出从（2×n）条输入中任意选择的1条。另外，对于m个多路复用器部30，提供选择器部28’的2m条输出中的各2条数据。各多路复用器部30将从选择器部28’输入的2条输入进行数据多路复用，并向各自对应的块解除部31’输出。 

各块解除部31仅提取包含在各输入中的有效块的有效数据，将该数据保存到FIFO部33的FIFO存储器中。 

各FIFO部33按照从各自对应的PLL部37接收的时钟信号，从FIFO存储器将保存数据依次读出并输出。读出的数据以与发送机120的输入通道（TxP1，…，TxPm）相同的数据速率、并且从被附加了与该输入通道相同的号码的接收机125的输出通道（RxP1，…，RxPm）输出。 

（b）详细情况 

以下，仅对由构成接收机125的各部执行的处理动作中的与实施例1及2不同的部分（追加或变更的部分）进行说明。因而，关于处理动作及功能相同的部分省略说明。 

去偏斜FIFO部24基于从分别对应的CDR部23提供的再现时钟，保存接收数据。其中，接收数据的读出与某一个再现时钟同步地执行。另外，读出开始位置可以按照从偏斜控制部26提供的指示而变更。 

偏斜控制部26监视2个图案同步部29的同步动作，针对各输入通道求出接收数据的时间轴方向的偏差（偏斜）。以下，表示在求出偏斜时使用的优选的方法的一例。 

2个图案同步部29接收共通的周期性的同步用图案。因而，如果检测出在各输入中接收到的同步用图案的相位差，则该相位差等于偏斜。偏斜控制部26总是控制去偏斜FIFO部24的读出位置，以使求出的偏斜成为零。由此，输入到2个多路分离器部27中的数据串再现出当初从发送机120输出时的时间关系。 

选择器部28’具有从2个多路分离器部27连接的（2×n）条输入（分别为带宽p）、和向m个多路复用器部30连接的2m条输出（分别为带宽p）。选择器部28’能够向各输出输出从（2×n）条输入中的任意的1条选择的数据。但是，在位于选择器部28’的后级的多路复用器部30的输入仅使用带宽p的情况下，选择器部28’针对不使用的多路复用器部30的输入，输出无效数据。 

一般而言，在向发送机120的多个输出通道（TxH1，…，TxHq）分散地传送的数据之间，接收机125侧的同时到达性得不到保证。但是，在本实施例的情况下，在各数据串被输入到接收机125的多个输入通道 （RxH1，…，RxHq）中后，由去偏斜控制部26及去偏斜FIFO部24调整为与发送时相同的时间关系。由此，与实施例1及2的情况相比，能够实现大容量的传送和接收侧的数据再现。 

E.其他实施例 

对上述各结构、功能、处理部、处理机构等而言，也可以将它们的一部分或全部例如作为集成电路或其他硬件实现。此外，上述各结构、功能等也可以通过由处理器解释实现各个功能的程序并执行来实现。即，也可以作为软件实现。实现各功能的程序、表、文件等的信息可以保存到存储器或硬盘、SSD（Solid State Drive）等的存储装置、IC卡、SD卡、DVD等的存储介质中。 

此外，控制线及信息线是表示认为在说明上需要的线，并不是表示在产品上需要的全部的控制线及信息线。也可以认为实际上几乎全部的结构都相互连接。 

工业实用性 

本发明的装置、发送机、接收机并不限定于装置内的电传送及光传送，在将多个装置在长距离间相互连接的、即一般的长距离传送的用途中也能够使用。