一种星载高速数据复接器系统及实现方法

摘要

一种星载高速数据复接器系统及实现方法，该系统包括数据分组模块、数据分包模块、SDRAM优化控制模块、虚拟信道调度模块、信道编码模块。数据分组模块接收30路信源数据，按照传输优先级或平衡数据量的策略分为5组；数据分包模块对5组的每路信源数据的数据包进行拆分与组织，形成5组协议单元数据；SDRAM优化控制模块将5组协议单元数据分别写入5片SDRAM进行缓存及读取控制，形成5组虚拟信道数据；虚拟信道调度模块对5组虚拟信道数据和1组空帧进行动态调度管理及复接，合为1路格式码流；信道编码模块将1路格式码流通过本地时钟和FIFO进行隔离，对隔离后的格式码流并行编码与加扰，形成1路数据传输帧，作为数据复接器系统的输出。

说明书

技术领域

本发明涉及一种星载高速数据复接器系统及实现方法，属于航天器的数据 传输系统领域。

背景技术

数据复接的理论基础是虚拟信道的概念。将一个物理信道划分成多个逻辑 信道，每个逻辑信道被单独识别并传输一种数据流，各数据流可以使用不同的 业务，一个逻辑信道就是一个虚拟信道。虚拟信道使得一个物理空间信道被多 个高层数据流以时分复用的方式共享，从而多种不同类型的数据可以在一个物 理信道上传输。

星载数据复接器系统在空间数据传输中负责接收多源数据，即多路不同格 式、不同速率的信源数据(可见光压缩数据、光谱数据、SAR数据、侦查载荷 数据、卫星平台数据等)，每路信源数据的输入形式一般如图5所示；对每路信 源数据，采用“分包”的概念进行组织，按照CCSDS协议形成具有统一格式 的协议单元数据；对多路不同信源对应的协议单元数据，采用“虚拟信道”的 概念进行复接，将不同信源的数据装配成统一的数据传输帧(帧格式如图4所 示)，在加密和编码后，经同一物理信道在星-星或星-地间传输。对星载数据 复接器系统的其中一个要求是，在接收端，可根据数据传输帧格式中的虚拟信 道标识符、帧计数器、BPDU导头等信息，还原出各个不同信源的完整信息。

数据复接器系统一般包括数据缓存单元、数据协议单元、数据调度单元、 信道编码单元4个部分，数据缓存单元用于对输入的多源数据进行时钟域切换 及数据缓存，数据协议单元生成符合CCSDS协议具有特定格式的虚拟信道数 据单元，数据调度单元对多个虚拟信道数据单元进行动态调度管理和异步复接， 组织数据帧，生成一个具有统一格式的数据码流，信道编码单元对上述数据码 流进行RS/LDPC编码、加扰，生成适合物理信道传输的数据码流。

现有技术主要涉及百兆级速率下多路数据复接器系统的软硬件设计、复接 算法和实现策略。

中国科学院空间科学与应用研究中心2010年陈观兴的论文《基于高级在 轨系统的可重构复接器的设计》第3页描述了一种多路数据复接器的结构，为 典型的基于现有技术的多路复接器组成结构，如图1所示，可实现4路数据复 接。

中国科学院研究生院2007年张文豪的硕士论文《基于CCSDSAOS和 FPGA的高速可配置复接器设计》第3章介绍了一种多路数据复接器的实现方 法，可实现6路数据复接，处理速率为144Mbps，为典型的基于现有技术的多 路复接器实现方法，如图2所示。

中国科学院空间科学与应用研究中心2006年杨宜康的论文《高速多路复 接器原理样机及其天-地传输系统》提出了一种多路数据复接器的实现方法，码 速率为640Mbps。

1996年中国专利《一种高速多路复接器及其实现方法》(专利号： CN96109329.3)提供一种用于空间飞行器的多路复接器实现方法，可完成3 路输入数据的异步复接，处理速率为百兆级。

其它文献介绍的多路复接器实现方法，与上述文献中的实现方法类似，存 在如下四个问题：

(1)仅支持突发长度较小，且突发长度固定(图5中t1时间较短，一般 小于16K个时钟周期，且对于每路数据，t1长度固定不变)的多源数据复接；

(2)数据缓存单元一般选择片外FIFO、片外SRAM或片内RAM作为缓 存器，且与输入信源数据一一对应(每路信源数据对应一个片外缓存器)，数据 缓存速率较低，缓存容量较小；

(3)可实现的复接对象较少(一般实现低于8路的不同数据复接)；

(4)处理速率较低(一般小于700Mbps)。

发明内容

本发明的技术解决问题：克服现有技术的上述不足，提供一种星载多路数 据复接器系统及实现方法，突破百兆级处理速率的限制，可实现G比特级多路 数据的高速复接，同时增加数据复接路数，实现30路不同数据的实时复接。

本发明技术解决方案：一种星载高速数据复接器系统，包括：数据分组模 块、数据分包模块、SDRAM优化控制模块、虚拟信道调度模块、信道编码模 块，该系统以FPGA与SDRAM为实现平台，上述各模块的逻辑功能与片内缓 存通过FPGA实现，片外缓存通过SDRAM实现，其中：

数据分组模块：接收30路信源数据，按照传输优先级或平衡数据量的策 略分为5组，每组6路数据，作为数据分包模块输入；

数据分包模块：接收数据分组模块的5组数据，每组中的每路信源数据以 数据包为单位输入，对所述数据包进行拆分，形成若干分段数据，拆分过程中 同时产生若干分段信息，分段信息包括分段计数器和BPDU导头，将分段信息 与分段数据进行组织，生成协议单元数据，5组数据对应5组协议单元数据， 作为SDRAM优化控制模块的输入；

SDRAM优化控制模块：接收数据分包模块的5组协议单元数据，分别写 入5片SDRAM进行缓存，在虚拟信道调度模块的读请求信号下，读取5片 SDRAM数据，形成5组虚拟信道数据，作为虚拟信道调度模块的输入；

虚拟信道调度模块：接收SDRAM优化控制模块的5组虚拟信道数据，并 且通过填充帧单元产生1组空帧，对上述6组数据进行动态调度管理及复接， 合为1路格式码流，作为信道编码模块的输入；

信道编码模块：接收虚拟信道调度模块的1路格式码流，通过本地时钟和 FIFO进行隔离，消除高频时钟在处理和传输过程中引入的抖动，对隔离后的格 式码流并行编码与加扰，生成1路数据传输帧，作为数据复接器系统的输出。

所述数据分组模块具体实现为：按照传输优先级分组时，根据不同类信源 数据对实时性要求的不同，将实时性要求最高的信源数据分在第1组，依次类 推，将实时性要求最低的信源数据分在第5组；按照平衡数据量的策略进行分 组时，统计30路信源数据的有效数据量，根据平均数据量原则，将30路信源 数据分为5组数据。

所述数据分包模块具体实现为：

(1)对应每组数据的每路信源数据，对该信源数据的数据包进行拆分时， 形成的分段数据和分段信息需要片内缓存，在FPGA内部分别建立两个RAM 实现片内缓存，即分段数据RAM和分段信息RAM，其中分段数据RAM用于 缓存分段数据，分段信息RAM用于缓存分段信息，分段信息包含分段计数器、 用于标识分段数据的字节长度的BPDU导头，进行片内缓存时，把分段数据和 分段信息分别写入各自对应的RAM；

(2)对两个RAM进行同步数据读取，即读取分段数据RAM某一地址段 的数据时，同时读取分段信息RAM相应地址段的数据，将读取的数据进行组 织，并且添加帧同步字、虚拟信道标识符，形成协议单元数据；

(3)5组数据形成5组协议单元数据。

所述SDRAM优化控制模块具体方法为：

(1)对应每组协议单元数据，使用1个SDRAM作为片外缓存；

(2)在SDRAM上电初始化后，将SDRAM的控制优化为写过程、读过 程和空过程，根据SDRAM的刷新周期、工作频率及协议数据单元长度，确定 一个工作周期，在上述写过程、读过程和空过程之间进行切换；

(3)满足SDRAM写条件时执行写过程，将协议单元数据写入SDRAM， 满足SDRAM读条件时执行读过程，读取SDRAM数据生成虚拟信道数据，不 满足SDRAM的写条件或读条件时执行空过程；

(4)5组协议单元数据形成5组虚拟信道数据。

所述虚拟信道调度模块具体实现为：

(1)对应每组虚拟信道数据，在动态调度管理时需要片内缓存，在FPGA 内部建立1个格式数据RAM，用于调整片外缓存的数据读取频次，并将读取数 据进行片内缓存，5组虚拟信道数据对应5个格式数据RAM；

(2)根据格式数据RAM的缓存数据量对格式数据RAM进行读写控制， 读写操作独立，对5个格式数据RAM读取时产生5组格式数据；

(3)由填充帧单元产生1组空帧；

(4)将5组格式数据与1组空帧进行数据复接，合为1路AOS格式码流。

所述信道编码模块具体实现为：

(1)接收1路AOS格式码流，在FPGA内部建立FIFO，以格式码流的 同步时钟将AOS格式码流写入FIFO，以本地时钟读取FIFO，用于消除高频 时钟在处理和传输过程中引入的抖动，并提高接口适应性和系统的稳定性；

(2)为使上述的FIFO隔离不影响AOS格式码流的数据结构，对从FIFO 中读取的格式数据进行帧格式整理，恢复其数据结构；

(3)对格式数据进行信道编码与加扰，生成数据传输帧。

一种星载高速数据复接器方法，实现步骤如下：

(1)接收30路信源数据，按照传输优先级或平衡数据量的策略分为5组， 每组6路数据；

(2)接收数据分组模块的5组数据，每组中的每路信源数据以数据包为 单位输入，对所述数据包进行拆分，形成若干分段数据，拆分过程中同时产生 若干分段信息，将分段信息与分段数据进行组织，生成协议单元数据，5组数 据对应5组协议单元数据；

(3)接收数据分包模块的5组协议单元数据，分别写入5片SDRAM进 行缓存，在读请求信号下，读取5片SDRAM数据，形成5组虚拟信道数据；

(4)接收5组虚拟信道数据，并且通过填充帧单元产生1组空帧，对上 述6组数据进行动态调度管理及复接，合为1路格式码流；

(5)接收1路格式码流，通过本地时钟和FIFO进行隔离，消除高频时钟 在处理和传输过程中引入的抖动，对隔离后的格式码流并行编码与加扰，生成 1路数据传输帧，作为数据复接器系统的输出。

本发明与现有技术相比具有如下有益效果：

(1)本发明提出一种大突发长度数据分包及相应协议数据单元的生成方 法，以现有技术无法实现突发长度大于1M字节的数据分包及协议数据单元生 成，现有技术仅处理突发长度为几十K字节且长度固定的信源数据，随着对地 观测技术的发展，对于航天器输出的单路信源数据，其突发数据长度动态可变， 且范围为几K字节到几十兆字节，本发明提出的方法有效解决了现有技术的不 足；

(2)本发明SDRAM的优化控制大大减小了SDRAM控制的复杂度，使 得SDRAM可用于多路复接器的片外缓存单元，提高了缓存速率和缓存容量， 实现了G比特级数据的高速复接与处理；

(3)本发明不同类数据的缓存单元共享技术，6种不同类数据共用一个片 外存贮器，减少了片外缓存器数目，大大降低了成本，提高了系统集成度。

(4)本发明信道编码模块中的时钟隔离技术，可消除高频时钟在处理和传 输过程中引入的抖动，提高接口适应性和系统的稳定度。

附图说明

图1为现有技术中多路复接器结构图；

图2为现有技术中多路复接器的实现方法示意图；

图3为本发明系统的组成框图；

图4为本发明多源数据输入到数据传输帧输出的流程图；

图5为本发明数据传输帧的数据格式；

图6为本发明某一信源的输入数据形式；

图7为本发明某一信源一包数据的拆分及协议单元数据生成示意图；

图8为本发明SDRAM优化控制的状态机示意图；

图9为本发明虚拟信道动态调度管理过程图；

图10为本发明信道编码模块的示意图。

具体实施方式

下面结合附图和具体实施对本发明作进一步详细的描述：

如图3所示，本发明一种星载高速数据复接器系统包括数据分组模块、数 据分包模块、SDRAM优化控制模块、虚拟信道调度模块、信道编码模块等5 个模块，其中：

数据分组模块：接收30路不同类的多源数据，分别以MSD1、MSD2、...、 MSD30表示，按照传输优先级或平衡数据量的策略进行分组，每6路数据为 一组，分为5组，依次为第1组(MGD1)、第2组(MGD2)、第3组(MGD3)、 第4组(MGD4)、第5组(MGD5)；按照传输优先级分组时，根据不同类数 据对实时性要求的不同，将实时性要求最高的信源数据分在第1组，依次类推， 对实时性要求最低的信源数据分在第5组；按照平衡数据量的策略进行分组时， 统计30路数据的平均数据量，根据分组后每组数据的有效数据量接近平均数 据量的原则，将30路多源数据分为5组数据。

数据分包模块：接收数据分组模块的5组数据，对于每组的每路信源数据， 根据图5中数据传输帧BPDU位流数据域的长度，对图6中的一包数据(对应 于t1时间)进行拆分，形成若干分段数据，拆分过程中同时产生若干分段信息， 分段信息包括分段计数器和BPDU导头，经过拆分后，一个完整的数据包被分 为若干分段数据，在每个分段数据前部添加帧同步字、空间飞行器标识符、虚 拟信道标识符、分段计数器、BPDU导头，在每段数据后部预留VCDU差错控 制域、校验符号域位置，生成协议单元数据，5组数据对应5组协议单元数据，

其中数据分包及协议单元数据的生成具体方法为：

对于每组的每路信源数据，其数据包长度是可变的，一般从几K字节到几 十兆字节，对于某路信源中指定的其中一包数据，其数据长度是确定的，假设 为DP_LENTH，数据传输帧BPDU位流数据域的最大长度假设为DU_LENTH， 一包数据分为M段，M＝DP_LENTH/DU_LENTH+i，其中DP_LENTH 为DU_LENTH的整数倍时i等于0，否则i等于1；将一包数据分为若干分段 数据，第1个分段数据的第1个字节对应于该包数据的第1个字节，第1个分 段数据的长度等于DU_LENTH，第M个分段数据的长度为MD_LENTH， MD_LENTH＝DP_LENTH％DU_LENTH，第M个分段数据对应的BPDU 位流数据域由该包数据的最后MD_LENTH个字节和部分填充字节(填充字节 长度为DU_LENTH-MD_LENTH)组成。

数据包的分段与协议单元数据的生成以FPGA为实现载体，FPGA有丰富 的片内存储资源可以用于数据缓存，大量的触发器资源和组合逻辑资源可用于 实现时序电路。对一路信源数据，在FPGA内部建立两个RAM作为缓存区， 一个为分段数据RAM，用于对输入的该路数据进行实时分段及缓存，各个分段 数据分别缓存在分段数据RAM的不同地址段，分段数据RAM的另一个目的在 于时钟域切换；另一个缓存区为分段信息RAM，用于对分段时产生的分段信息 进行缓存，其中分段数据计数器标识该分段数据在一个完整数据包中的位置或 次序，BDDU导头标识该分段数据的字节长度；数据分段过程中，在每个分段 数据第一个字节对应的时钟间隙，将该分段数据的分段计数器缓存在分段信息 RAM，在每个分段数据最后一个字节对应的时钟间隙，将该分段数据的BPDU 导头缓存在分段信息RAM，对于每个分段数据，在分段数据RAM和分段信息 RAM中分配相应的地址段，可以进行完整的信息缓存(分段数据和分段信息)， 即在分段数据RAM和分段信息RAM中，是以段为单位进行缓存。在数据分组 模块中，每组数据包括6路信源数据，因此对于每组数据，分别在FPGA内部 建立6个分段数据RAM和6个分段信息RAM，用于实现6路信源数据的实时 独立缓存。在SDRAM优化控制模块中产生W_req信号(SDRAM的写请求信 号)，由W_req信号形成分段数据RAM和分段信息RAM的读请求信号及读时 序，根据6个分段数据RAM的数据缓存量，在只有一个分段数据RAM的缓存 量大于1段数据时，对该数分段据RAM进行读取，在多个分段数据RAM的缓 存量大于1段数据时，对多个分段数据RAM进行轮询读取；对分段数据RAM 读取时，每次连续读取1个分段数据，并且从分段信息RAM中读取对应的分 段计数器、BPDU导头，在读时序下，分别填充在相应的时隙，同时将帧同步 字、空间飞行器标识符、虚拟信道标识符填充在对应时隙，以此完成协议数据 单元的生成。

SDRAM优化控制模块：上述第2个模块实现了数据包的拆分、协议单元 数据的生成及一次数据复接，6路信源数据(一组数据)复接为(或合为)1 组协议单元数据，作为一片SDRAM的写数据，协议单元数据包含了区分各路 信源及各路信源分包的必要信息，因此6种不同类数据可以使用一个片外缓存 器SDRAM作为数据缓存区，多个信源数据对一个片外缓存器进行共享，大大 减少了片外缓存器的个数，有利于减小成本和提高系统集成度。使用SDRAM 作为片外缓存器，SDRAM具有高速和大容量的特点，与FIFO、SRAM等片外 存贮比较，SDRAM的控制较为复杂，因此在该模块中对SDRAM的控制进行 优化，以上述第2个模块中6个分段数据RAM的数据缓存量为SDRAM的写 控制条件，以数据复接器系统的输出速率及虚拟信道优先级为SDRAM的读控 制条件，实现SDRAM的优化控制，同时实现G比特级数据的高速片外存贮及 与处理芯片FPGA的高速数据交换，本发明中数据复接器的处理速率高于 3.6Gbps，

其中对SDRAM优化控制的具体方法为：

在高速数据复接器中，SDRAM的读写是按页操作的，一页数据对应上述 第2个模块中的一个协议单元数据，其长度根据CCSDS建议为1024字节， 选择32位数据位宽的SDRAM，则对SDRAM的一次写操作即为，在连续的 256个时钟内，每个时钟对SDRAM写入32比特(4字节)的数据，同样，对 SDRAM的一次读操作即为，从SDRAM一次连续读取1024个字节(256个 32比特位宽的数据)；SDRAM的控制优化为初始化操作、写操作、读操作、 空操作等4种操作(过程)，其中初始化操作在SDRAM上电后300us时间段 内完成，包括200us的上电等待，以及预充、刷新、模式寄存器设置等3个命 令，初始化操作完成后，直到下一次SDRAM重新上电前，不再进行SDRAM 的初始化操作；SDRAM的工作时钟频率选择大于50MHz，根据SDRAM刷新 时间间隔要求，设置每280个时钟对SDRAM的所有BANK刷新一次(向 SDRAM发送一个刷新命令)，以280个时钟为周期，选择对SDRAM进行写 操作、读操作或空操作，在SDRAM完成初始化操作之后，对SDRAM的操作 就是在写操作、读操作和空操作之间轮替，每个操作之间的时间间隔为280个 时钟；在满足写操作条件时，即上述第2个模块中数据RAM缓存的协议数据 单元个数大于1，对SDRAM进行一次写操作，同时SDRAM的写指针下移256 个地址，一个简单的写操作包括1个行激活命令、1个写命令、1个预充命令、 1个刷新命令及276个空命令(一个写操作280个时钟，每个时钟向SDRAM 发送一个控制命令，在不发送有效控制命令时，向SDRAM发送空命令)，通 过一个写操作，将一个协议数据单元写入SDRAM；在满足读操作条件时，即 第4个模块对SDRAM提出读请求信号时，对SDRAM进行一次读操作，同时 SDRAM的读指针下移256个地址，一个简单的读操作包括1个行激活命令、 1个读命令、1个预充命令、1个刷新命令及276个空命令，通过一个读操作， 从SDRAM读出一个协议数据单元；在写操作条件和读操作条件均不足满足时， 对SDRAM进行一次空操作，一个简单的空操作包括1个刷新命令及279个空 命令；在写操作条件和读操作条件同时满足时，为减小多路复接器的空帧率， 优先进行SDRAM的读操作。

虚拟信道调度模块：根据数据复接器系统的输出速率要求，对5个片外缓 存器SDRAM的数据进行选择读取，选择依据为传输优先级，对传输优先级较 高的虚拟信道数据所对应的SDRAM，应优先选择读取；在无传输优先级条件 下，为减小片外缓存器的数据溢出风险，选择数据缓存量最大的SDRAM进行 优先读取，或者为平衡多个虚拟信道数据在一个物理信道中的数据分布密度， 可以在5个SDRAM之间进行轮询读取；通过对SDRAM进行读取控制，可以 实现虚拟信道数据的动态调度管理，将5个SDRAM输出的对应于多个虚拟信 道的协议单元数据进行复接，与填充帧单元产生的空帧数据一起，生成一个具 有统一格式的数据码流，

其中虚拟信道数据动态调度管理的具体方法为：

高速数据复接器系统，对应5个片外SDRAM，在FPGA内部建立5个格 式数据RAM，分别用于写入每片SDRAM的输出数据，格式数据RAM的写时 钟频率等于SDRAM的工作时钟频率，在数据复接器系统的输出速率确定条件 下，格式数据RAM的读时钟RCLK，其频率是确定的，以该频率可产生格式 数据RAM的读时序，每256个RCLK时钟为一个AOS格式码流输出周期， 对SDRAM的轮询读取，即以产生的读时序在5个格式数据RAM之间轮询读 取，在5个格式数据RAM均不满足读数据条件时，即5个格式数据RAM的缓 存数据量均小于1个虚拟信道数据长度时，此时在读时序中插入填充帧单元产 生的空帧，以保持输出数据(AOS格式码流)的连续性；在RCLK产生的读时 序下，从5个格式数据RAM中读取虚拟信道数据，在输出的虚拟信道数据之 间存在间隔时(间隔长度为256个时钟周期的整数倍)，插入填充帧单元产生 的空帧，以此形成一个以256个时钟为周期、数据位宽为32位的AOS格式码 流。

信道编码模块：对于上述第4个模块输出的AOS格式码流，首先进行位 宽转换，形成一个数据位宽为8位，伴随时钟频率4倍于RCLK(该伴随时钟 记为AOS_CLK)的格式码流，该格式码流中一个伴随时钟对应1字节数据， 每1024字节称为一帧数据；位宽转换后，通过在FPGA内部建立FIFO，采用 本地时钟隔离，消除高频时钟在处理和传输过程中引入的抖动，之后对VCDU 数据单元(参见图4)按字节进行加密，并进行RS/LDPC编码、数据加扰， RS编码时选择RS(255，223)或RS(255，239)，LDPC编码时选择(8160，7136) 缩短码，RS/LDPC编码时产生的校验符替换虚拟信道数据的部分填充字节(图 4帧格式中的校验符号域)，数据加扰时采用并行加扰方式，以实现G比特级的 高速数据处理。

一种星载高速数据复接器系统及实现方法，包括如下步骤：

(1)接收30路不同类多源数据，按照传输优先级或平衡数据量的策略进 行分组，每6路数据为一组，分为5组；

(2)对于每组的6路数据，使用FPGA内部的6个分段数据RAM和6 个分段信息RAM实现数据分包和协议单元数据的生成，分包指的是将每路信 源的一个完整数据包(图5中t1时间段对应的数据)分为若干分段数据，在分 包时将每个分段数据缓存在相应分段数据RAM的对应地址段内，并且将分段 计数器、BPDU导头缓存在相应分段信息RAM的对应地址段内，该方法可实 现对包括大突发长度且长度可变数据包在内的数据包拆分；在读分段数据RAM 时序下，对分段数据RAM输出的分段数据前部添加帧同步字、空间飞行器标 识符、虚拟信道标识符、分段计数器、BPDU导头，在分段数据后部添加部分 填充字节，可形成协议单元数据；

(3)对步骤(2)中生成的协议单元数据，在SDRAM工作时钟频率下， 经过一次数据复接，合为一组协议单元数据，作为一个片外存贮单元SDRAM 的写数据，5组数据对应5组协议单元数据；

(4)5组协议单元数据对应5片SDRAM，根据数据传输帧格式特点及数 据复接的缓存需求，对SDRAM的控制进行优化，将其简化为写操作、读操作、 空操作等3个基本模式，并且在写操作模式下，完成对5组数据的G比特级高 速缓存；

(5)根据数据复接器系统的输出速率，对5片SDRAM的数据进行选择 读取，在FPGA内部建立5个格式数据RAM，以SDRAM工作时钟为写时钟， 分别将5片SDRAM的输出数据写入到对应的5个格式数据RAM，以数据复 接器系统的输出速率计算格式数据RAM的读时钟RCLK，以该频率产生格式 数据RAM的读时序，在RCLK产生的读时序下，从5个格式数据RAM中读 取虚拟信道数据，在输出的虚拟信道数据之间存在间隔时，插入填充帧单元产 生的空帧，以此形成一个以256个时钟为周期、数据位宽为32位的AOS格式 码流。

(6)对步骤(5)中的AOS格式码流进行位宽转换、时钟隔离、纠错编 码、并行加扰后，形成数据复接器系统的数据传输帧，用于在同一物理信道上，

实现30路多源数据的分时传输。

图4为本发明实现方法流程图，本发明流程可以分为多源数据分组、数据 分包、协议单元数据生成、一次复接、SDRAM优化控制、填充帧生成、虚拟 信道动态管理、信道编码共8个部分。

具体实现过程如下：

(1)30路多源数据输入到数据复接器，根据传输优先级或平衡数据量的 策略分为5组；

(2)对于每组的6路不同数据，分别经过数据分包、协议单元数据生成、 一次数据复接后，合为1组协议单元数据，5组数据对应5组协议单元数据；

(3)在SDRAM写请求信号下，1组协议单元数据作为一片SDRAM的 写数据进行缓存；

(4)根据数据复接器系统的输出速率，计算并生成SDRAM的读请求信 号，在读请求信号下，从5片SDRAM读出数据；

(5)在SDRAM无有效数据输出时，由填充帧单元产生空帧；

(6)对5片SDRAM输出的虚拟信道数据和填充帧单元产生的空帧进行 虚拟信道调度管理，生成AOS格式码流；

(7)对AOS格式码流进行信道编码，形成用于同一物理信道的数据传输 帧。

图5为本发明数据复接器输出的数据传输帧格式，各字段说明如下：

(1)同步字，16进制码1ACFFC1D，用于接收端实现帧同步；

(2)虚拟信道标识符，用于区分30路多源数据及空帧数据；

(3)VCDU计数，即分段计数器，用于标识分包后每路信源的协议数据 单元在该信源数据中的对应位置关系；

(4)BPDU导头，用于标识该数据传输帧BPDU位流数据域中有效数据 的字节数；

(5)BPDU位流数据域，存放分段数据，在分段数据小于该数据域长度 时，插入填充数据，在无有效数据时(即5个输出RAM均无数据输出时)，为 空帧数据；

(6)VCDU差错控制域，用于存放CRC校验和；

(7)校验符号域，用于存放信道编码模块所产生的校验位。

图6为本发明某一信源的输入数据形式，一个信源对应的输入信号包括同 步时钟、伴随门控、数据，其中数据位宽不定，一般在1bit～32bit范围，伴随 门控的高电平标识有效数据，即需要处理和传输的数据，伴随门控的低电平标 识无效数据，即可以丢弃的数据，实际使用中也可以伴随门控的低电平标识有 效数据，以伴随门控的高电平标识无效数据；一包数据的持续时间为t，包括t1 时间和t2时间，t1时间为信源的有效数据传输时间，一个t1时间传输信源的 一个完整数据包，即一个t1对应一个信源的一包有效数据，t2时间为信源的无 效数据传输时间，即逆程时间，t、t1、t2均是可变的，其中t1的长度范围为几 K个时钟周期到几十兆个时钟周期。

图7为本发明某一信源一包数据的拆分及协议单元数据的生成示意图。多 源数据在物理信道中是以图4所示的数据传输帧形式传输的，图5中一包有效 数据，即t1时间对应的数据部分，以图4数据传输帧中BPDU位流数据域为 载体，在实际物理通道中传输；由于一包数据的长度远远大于BPDU位流数据 域的长度，因此对一包数据拆分为若干段，并对各个分段数据添加必要的辅助 信息(帧同步字、虚拟信道标识符、分段计数器、BPDU导头)形成协议单元 数据，用于后续的数据处理与传输。

具体实现过程如下：

(1)对每路信源数据在FPGA内部建立两个RAM，一个为分段数据RAM， 用于缓存各个分段数据，一个为分段信息RAM，用于缓存分段辅助信息，包括 分段计数器、BPDU导头；

(2)分段数据RAM的容量可缓存4个分段数据即可，在数据分包过程中， 将各个分段数据循环的写入分段数据RAM的4个地址段中，在分段数据RAM 的读请求信号下，从分段数据RAM的4个地址段循环的读出数据；

(3)与分段数据RAM对应，分段信息RAM的容量可缓存4个分段数据 的辅助信息即可，在数据分包过程中，将各个分段数据的辅助信息循环的写入 分段信息RAM的4个地址段中，在读分段数据RAM某一地址段的数据时，读 取分段信息RAM相应地址段的辅助信息；

(4)在分段数据RAM输出的分段数据前部，添加帧同步字、航天器标识 符，以及对应该路信源的虚拟信道标识符、分段信息RAM输出的分段计数器、 BPDU导头，并且在后部预留出差错控制域、校验符号域位置，即形成协议单 元数据；

(5)单个信源对应1路协议单元数据，一组多源数据包括6路协议单元 数据，根据SDRAM的工作时钟，将6路协议单元数据进行一次数据复接，形 成一组协议单元数据，作为1片SDRAM的写数据。

图8为本发明SDRAM优化控制的状态机示意图。使用SDRAM作为片外 缓存器，1片SDRAM缓存1组协议单元数据(6路协议单元数据称为1组协 议单元数据)，对SDRAM的控制进行优化，在SDRAM上电及初始化完成后， 对其操作简化为写操作、读操作和空操作3种。

具体实现过程如下：

(1)SDRAM上电后进行初始化操作，初始化操作包括200us上电等待、 1个预充命令PRE、8个以上刷新命令REF、1个模式寄存器设置命令MRS 及多个空命令NOP，其中模式寄存器设置时，设置SDRAM为以页单位进行读 写；

(2)初始化操作完成后，使用SDRAM的工作时钟，生成一个周期为280 个时钟的计数器，以该循环计数器产生控制时序，对SDRAM进行写操作、读 操作或空操作；

(3)在SDRAM的写请求信号发送后，并且接收到前端输入的协议数据 单元，执行写操作，一个写操作包括1个行激活命令ACT、1个写命令WRITE、 1个预充命令PRE、1个刷新命令REF、276个空命令NOP；

(4)在收到SDRAM的读请求信号送后，并且SDRAM中缓存的协议数 据单元个数大于1，执行读操作，一个读操作包括1个行激活命令ACT、1个 读命令READ、1个预充命令PRE、1个刷新命令REF、276个空命令NOP；

(5)在SDRAM的写条件和读条件均不满足时，执行空操作，一个空操 作包括1个刷新命令REF、279个空命令NOP。

图9为本发明虚拟信道动态调度管理过程图，包括5个格式数据RAM、1 个填充帧产生单元、1个虚拟信道调度单元。

具体实现过程如下：

(1)在FPGA内部建立5个格式数据RAM，作为5片SDRAM的输出缓 冲区；

(2)根据数据复接器系统的输出速率，计算AOS格式编排时钟 AOS_CLK；

(3)以AOS_CLK为时钟，生成一个256周期的计数器，并以该计数器 产生格式数据RAM的读控制时序，在5个格式数据RAM之间读取各个虚拟信 道数据；

(4)在5个格式数据RAM的数据缓存量低于2个虚拟信道数据时，发送 读SDRAM请求信号，独立的从各自对应的SDRAM中读取数据；

(5)在5个格式数据RAM均无数据输出情况下，由填充帧产生单元输出 空帧；

(6)将5个格式数据RAM的虚拟信道数据与填充帧产生单元输出的空帧 进行二次数据复接，形成AOS格式码流。

图10为本发明信道编码模块的示意图，该模块由位宽转换、FIFO隔离、 数据帧格式整理、加密与信道编码、加扰等5个部分组成，其中后两个部分与 现有技术的区别在于采用多路并行处理方法，有利于提升数据复接器的处理速 率。

具体实现过程如下：

(1)接收AOS格式码流并进行位宽转换后，后续数据按每个时钟一个字 节进行处理；

(2)在FPGA内部建立FIFO，AOS格式码流以其同步时钟(伴随时钟) 写入FIFO，以本地时钟从FIFO中读取数据，用于消除高频时钟在处理和传输 过程中引入的抖动；

(3)为使上述的FIFO隔离不影响AOS格式码流的数据结构，对从FIFO 中读取的数据进行帧格式整理，恢复其数据结构；

(4)AOS格式码流的伴随时钟与本地时钟存在频率偏差，填充帧产生单 元输出空帧，必要时插入在格式数据中，以保证格式数据的连续性；

(5)对AOS格式数据进行信道编码、加扰后，输出数据传输帧。

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局 限于此，任何熟悉本技术领域的技术人员在本发明提供的技术范围内，可轻易 想到的变化或替换，都应涵盖在本发明的保护范围之内。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技 术。