一种航天专用ASIC芯片系统

摘要

本发明涉及一种航天专用ASIC芯片系统，包括MIPS核、PCI总线接口、ISA总线接口、1553B总线终端接口、1553B协议处理器、网络接口、CAN接口、外部存储器接口EMI、AD采集控制逻辑、OC门控制逻辑、UART串口、PWM脉宽调制控制接口、脉冲计数器PPC、PCM遥测遥控模块、通用输入输出模块；其中，MIPS核、PCI总线接口、ISA总线接口、1553B总线终端接口、1553B协议处理器、网络接口、CAN接口、外部存储器接口EMI连接到AMBA AXI总线，AD采集控制逻辑、OC门控制逻辑、UART串口、PWM脉宽调制控制接口、脉冲计数器PPC、PCM遥测遥控模块、通用输入输出模块连接到AMBA APB总线，AMBA AXI总线与AMBA APB总线通过AXI/APB桥连接。

说明书

技术领域

本发明涉及航天电子技术领域，特别涉及一种航天专用ASIC芯片系统。

背景技术

航空航天电子综合化系统通常被安装在卫星、飞船等航天设备上，它主要用于 实现航天信息的采集、处理、分配以及存储。航空航天电子综合化系统的发展与计 算机技术、数字数据通讯技术、控制技术和电子技术的发展密切相关，互相促进。 随着相关技术的发展，航空航天电子综合化系统已经从简单的集中控制型系统发展 到目前的分布式系统。

现有技术中分布式的航空航天电子综合化系统通常采用1553B总线作为系统中 各个子系统的数据交换通道，该总线将系统中各个子系统连接在一起，共同构成分 布式计算网络，从而实现综合化系统内部的信息共享以及系统的综合化控制。现有 技术中的航空航天电子综合化系统中的子系统在实现数据采集、遥测、遥控等功能 时通常采用分立的器件实现，包括微处理器、AD采集芯片、OC门、FPGA等器件， 不仅增加了航天成本，而且造成系统电路板质量、体积、功耗较大，可靠性和集成 化度不高，不利于卫星轻小型化技术的发展。

发明内容

本发明的目的在于克服现有的芯片系统质量、体积、功耗较大，可靠性和集成 化度不高的缺陷，从而提供一种可靠性与集成度高，体积、功耗较低的芯片系统。

为了实现上述目的，本发明提供了一种航天专用ASIC芯片系统，包括MIPS核 1、PCI总线接口2、ISA总线接口3、1553B总线终端接口4、1553B协议处理器5、 网络接口6、CAN接口7、外部存储器接口EMI8、AD采集控制逻辑9、OC门控制 逻辑10、UART串口11、PWM脉宽调制控制接口12、脉冲计数器PPC13、PCM遥 测遥控模块14、通用输入输出模块15；其中，所述的MIPS核1、PCI总线接口2、 ISA总线接口3、1553B总线终端接口4、1553B协议处理器5、网络接口6、CAN 接口7、外部存储器接口EMI8连接到AMBA AXI总线17，所述的AD采集控制 逻辑9、OC门控制逻辑10、UART串口11、PWM脉宽调制控制接口12、脉冲计数 器PPC13、PCM遥测遥控模块14、通用输入输出模块15连接到AMBA APB总线 16，所述的AMBA AXI总线17与AMBA APB总线16通过AXI/APB桥18连接。

上述技术方案中，所述的1553B总线终端接口4工作在RT模式下，其包括： 曼彻斯特编码模块、曼彻斯特解码模块、收发器控制模块、通道选择模块、RT协议 状态机模块、发送子地址数据缓冲区、接收子地址数据缓冲区以及AXI写传输接口 模块和AXI读传输接口模块；其中，

所述的曼彻斯特编码模块、曼彻斯特解码模块各有两个，一个曼彻斯特编码模 块与一个曼彻斯特解码模块形成一组数据通道，两组数据通道能够相互之间进行热 备份；所述的曼彻斯特编码模块、曼彻斯特解码模块连接到所述的通道选择模块， 所述的通道选择模块与RT协议状态机模块连接，而所述的RT协议状态机模块则分 别连接到发送子地址数据缓冲区与接收子地址数据缓冲区；AXI写传输接口模块连 接到所述的发送子地址数据缓冲区，AXI读传输接口模块连接到所述的接收子地址 数据缓冲区。

上述技术方案中，所述的1553B协议处理器5有两个，能够分别工作在BC模 式与RT模式，支持1553B总线的分级管理；每一个所述的1553B协议处理器5包 括：AXI从设备接口、寄存器模块、BC模块、RT模块、RAM仲裁模块、共享RAM、 通道选择模块、编码器模块、解码器模块以及计时器；其中，所述的AXI从设备接 口用于与AXI总线17连接，并连接到所述的RAM仲裁模块与所述的寄存器模块； 所述的寄存器模块分别连接到所述的BC模块、RT模块，所述的BC模块、RT模块 分别连接到RAM仲裁模块、通道选择模块；所述RAM仲裁模块还与所述共享RAM 连接；所述通道选择模块分别与编码器模块、解码器模块连接。

上述技术方案中，所述的AD采集控制逻辑9支持64路模拟量采集通道，分辨 率为16位，采用开环控制方案；包括预分频单元、AD采集信号输出单元、数据传 输控制单元和数据存储区；其中所述的预分频单元用于设置AD采集的频率，所述 AD采集信号输出单元用于产生外部AD芯片的控制信号和通道控制信号，所述数据 传输控制单元用于在AD采集结束时将结果写入存储RAM中，所述的数据存储区是 一个64x16bits的块RAM。

上述技术方案中，所述的PWM脉宽调制控制接口12包括：寄存器阵列、脉宽 计数器、周期计数器；其中，一脉宽计数器与一周期计数器形成一路PWM计数发 生器，所述寄存器阵列连接到多路PWM计数发生器。

上述技术方案中，所述的PCM遥测遥控模块14包括PCM遥控输入接口和PCM 遥测输出接口；其中，所述的PCM遥控输入接口完成串行数据的串并转换，缓冲输 入数据，通过主设备将数据发出；所述的PCM遥测输出接口完成数据的缓冲、并串 转换，以串行数据的方式发出。

上述技术方案中，所述的OC门控制逻辑10用于完成指令的译码，输出一定宽 度的脉冲信号，包括一个32*13bit的FIFO、ECC校验单元、不可纠错计数单元、指 令译码单元、指令编码存储器和指令输出单元；其中FIFO用于存储接收到的一条 1553B消息中的32条指令，ECC校验单元用于对接收到的指令进行ECC校验，不 可纠错计数单元用于对不可纠错的指令进行计数，指令编码存储器用于存储预先写 入的指令编码，指令译码单元用于将检查无误的指令与指令编码存储器的码字进行 比较，如果有一个码字和该码字相同，则在存储器地址对应的输出脚上，输出一个 正脉冲、负脉冲、高电平、低电平的四选一。

上述技术方案中，所述的可编程的脉冲计数器PPC13有32个，其计数周期从1 毫秒到1分钟；能被设置上升沿或下降沿计数，计数结束后，计数结果存入一个缓 冲寄存器，并产生中断，等待处理器读取计数值，读取后中断自动清零；所述32个 脉冲计数器共用一个中断向量，通过查询脉冲计数器的状态寄存器来确定中断源。

上述技术方案中，该系统支持并行总线PCI总线接口和ISA总线接口；支持串 行总线1553B总线接口、CAN接口和UART串口；支持以太网接口。

本发明的优点在于：

（1）集成了卫星上许多常用的功能，大大提高了航空航天电子系统的综合化程 度；

（2）显著降低卫星综合电子系统的质量体积功耗；

（3）可取代抗辐照FPGA应用于航天器电子系统；

（4）运行更可靠、使用更方便，对卫星的轻小型化发展具有重要的意义。

附图说明

图1是本发明的芯片系统的结构示意图；

图2是本发明的芯片系统中的1553B总线终端接口4的功能示意图；

图3是本发明的芯片系统中的1553B协议处理器的功能示意图；

图4是本发明的芯片系统中的AD采集控制逻辑的采集时序图；

图5是本发明的芯片系统中的AD采集控制逻辑的功能示意图；

图6是本发明的芯片系统中的OC门控制逻辑的指令译码过程的示意图；

图7是本发明的芯片系统中的PWM脉宽调制控制接口的逻辑示意图；

图8是本发明的芯片系统中的PCM遥测遥控模块实现遥测遥控过程的示意图。

具体实施方式

现结合附图对本发明作进一步的描述。

随着大规模集成电路和ASIC技术的飞速发展和成熟，将卫星上传统的板级功能 集成到一个芯片中已经成为可能。本发明的航天专用ASIC芯片系统能够集成航天器 上的多种功能，下面对该芯片系统的结构与功能做详细说明。

参考图1，本发明的系统包括：MIPS核1、PCI总线接口2、ISA总线接口3、 1553B总线终端接口4、1553B协议处理器5、网络接口6、CAN接口7、外部EMI 接口8、AD采集控制逻辑9、OC门控制逻辑10、UART串口11、PWM脉宽调制控 制接口12、可编程的脉冲计数器PPC13、PCM遥测遥控模块14、通用输入输出模 块（GPIO）15；其中，所述的MIPS核1、PCI总线接口2、ISA总线接口3、1553B 总线终端接口4、1553B协议处理器5、网络接口6、CAN接口7、外部存储器接口 EMI8连接到AMBA AXI总线17，所述的AD采集控制逻辑9、OC门控制逻辑 10、UART串口11、PWM脉宽调制控制接口12、可编程的脉冲计数器PPC13、PCM 遥测遥控模块14、通用输入输出模块15连接到AMBA APB总线16，所述的AMBA AXI总线17与AMBA APB总线16通过AXI/APB桥18连接。

下面对本发明系统中各个模块的功能做进一步的说明。

MIPS核1是ASIC芯片内部的处理器，用于读取和分析指令，并根据指令的功 能要求，指挥和控制芯片的功能模块执行指定的操作，完成指令所要求的处理功能。。 在本实施例中，MIPS核1采用中国科学院计算技术研究所提供的龙芯内核实现，在 其他实施例中，也可采用市场上已有的其他类型的MIPS处理器。

PCI总线接口2用于实现与外部设备的PCI数据接口的通信。所述PCI总线接 口2可采用现有技术实现。

ISA接口3用于实现与外部设备的ISA数据接口的通信。所述ISA接口3可采 用现有技术实现。

1553B总线终端接口4用于对1553B总线的通信接口，只能工作在远程终端RT 的模式下，通过对1553B总线上的总线控制器BC发送的命令进行译码来实现相应 的功能。在图2中给出了所述1553B总线终端接口4的功能示意图。该终端接口包 括：曼彻斯特编码模块、曼彻斯特解码模块、收发器控制模块、通道选择模块、RT 协议状态机模块、发送子地址数据缓冲区、接收子地址数据缓冲区以及AXI写传输 接口模块和AXI读传输接口模块。其中，所述的曼彻斯特编码模块、曼彻斯特解码 模块各有两个，一个曼彻斯特编码模块与一个曼彻斯特解码模块形成一组数据通道， 两组数据通道可相互之间进行热备份，满足1553B总线所采用的双冗余结构。所述 的曼彻斯特编码模块、曼彻斯特解码模块连接到所述的通道选择模块，所述的通道 选择模块与RT协议状态机模块连接，而所述的RT协议状态机模块则分别连接到发 送子地址数据缓冲区与接收子地址数据缓冲区。AXI写传输接口模块连接到所述的 发送子地址数据缓冲区，AXI读传输接口模块连接到所述的接收子地址数据缓冲区。 通过上述的曼彻斯特编码模块、曼彻斯特解码模块、收发器控制模块、通道选择模 块、RT协议状态机模块、发送和接收子地址数据缓冲区，1553B总线终端接口4能 够实现远程终端（RT）的功能。而在AXI写传输接口模块和AXI读传输接口模块的 协助下，1553B总线终端接口4通过所连接的AXI总线17控制与芯片系统相连的外 部设备—AD采集、OC门、UART、PWM、PCM、PPC、GPIO。

所述的1553B协议处理器5有两个（未在图1中示出），两个模块完全相同，用 于实现1553B总线的BC和RT功能。本发明的ASIC芯片系统可以分别工作在BC 或RT模式下，支持1553B总线的分层设计，如星务1553B总线和载荷1553B总线 两级总线。图3为所述1553B协议处理器5的功能示意图，如图所示，包括：AXI 从设备接口、寄存器模块、BC模块、RT模块、RAM仲裁模块、共享RM、通道 选择模块、编码器模块、解码器模块以及计时器；其中，所述的AXI从设备接口用 于与AXI总线17连接，并连接到所述的RAM仲裁模块与所述的寄存器模块；所述 的寄存器模块分别连接到所述的BC模块、RT模块，所述的BC模块、RT模块分别 连接到RM仲裁模块、通道选择模块；所述RM仲裁模块还与所述共享RAM连 接；所述通道选择模块分别与编码器模块、解码器模块连接。上述1553B协议处理 器5能够实现553B总线的总线控制（BC）和远程终端（RT）的两种功能，因此， 该协议处理器能够分别工作在BC模式与RT模式。在1553B协议处理器5内，BC 模块和RT模块不同时有效，因而BC模块和RT模块可以共享其他的功能模块，从 而达到资源的优化配置。

所述的网络接口6、CAN接口7以及RM接口8分别用于与外部相关设备的 数据通信。这些接口均可采用现有技术实现。

所述AD采集控制逻辑9支持64路模拟量采集通道，分辨率为16位，采用开 环控制方案，输出的控制信号只需片选(/CS)、启动(START)和输出使能(OUTPUT ENABLE)即可，启动转换一段时间之后使能输出，其采集时序如图4所示。AD采 集控制逻辑框图如图5所示，包括预分频单元、AD采集信号输出单元、数据传输控 制单元和数据存储区；其中所述的预分频单元用于设置AD采集的频率，所述AD 采集信号输出单元用于产生外部AD芯片的控制信号和通道控制信号，所述数据传 输控制单元用于在AD采集结束时将结果写入存储RAM中，所述的数据存储区是一 个64x16bits的块RAM。通过一个多路选择器来选通一路模拟信号输入进行AD转 换，共需要6根控制信号线。本质上，AD采集控制逻辑的片选、启动、输出使能信 号都是一个可编程脉冲发生器；多路选择器的切换控制则是一个6位计数器的输出。 CPU控制信号包括AD采集频率设置信号、整个模块使能信号ENABLE、通道控制 信号；CS、START、OE是为外部AD提供控制信号，D[0:15]为AD采集到的数据， ADDR[0:5]为多路选择器的控制信号。

OC门控制逻辑10用于完成指令的译码，输出一定宽度的脉冲信号。包括一个 32*13bit的FIFO、ECC校验单元、不可纠错计数单元、指令译码单元、指令编码存 储器和指令输出单元；其中FIFO用于存储接收到的一条1553B消息中的32条指令， ECC校验单元用于对接收到的指令进行ECC校验，不可纠错计数单元用于对不可纠 错的指令进行计数，指令编码存储器用于存储预先写入的指令编码，指令译码单元 用于将检查无误的指令与指令编码存储器的码字进行比较，如果有一个码字和该码 字相同，则在存储器地址对应的输出脚上，输出一个正脉冲、负脉冲、高电平、低 电平的四选一。由于实际任务中，采用不同的指令编码，需要将指令编码预先写入 指令编码存储器。指令译码过程如图6所示：首先对获取的指令首先进行ECC检查， 检查无误的指令再和指令编码存储器的码字进行比较，如果有一个码字和该码字相 同，则在存储器地址对应的输出脚上，输出一个正脉冲、负脉冲、高电平、低电平 的四选一。指令输出缺省为负脉冲。在本ASIC芯片系统中共有64路OC门输出端 口，为了与1553B一条消息32个字的特点兼容，OC门控制逻辑分为两个部分，每 个部分控制32路输出。由于采用13比特的指令编码，指令编码存储器的大小至少 为64*13bits，实际分配物理空间时指令编码存储器位于32位区，每个存储单元中只 有低13位有效。

所述的PWM脉宽调制控制接口12用于生成脉宽调制信号。在本实施例中，所 要生成的脉宽调制信号有4路，该接口实际是一个周期性脉冲发生器，脉冲的周期 从10毫秒到1分钟可设置，占空比从0到100%可设置，输出信号的电平方向可设 置。PWM信号的控制逻辑框图如图7所示，包括寄存器阵列、32位的脉宽计数器、 32位的周期计数器及一些辅助组合逻辑。其中，一脉宽计数器与一周期计数器形成 一路PWM计数发生器，所述寄存器阵列连接到多路PWM计数发生器。在本实施例 中，所述PWM计数发生器有四路。寄存器阵列包括PWM周期寄存器、PWM脉宽 寄存器、PWM前沿寄存器、PWM预分频寄存器、PWM配置寄存器。PWM预分频 寄存器用于存储系统时钟分频的系数，PWM周期寄存器用于存储PWM周期长度计 数，PWM脉宽寄存器用于存储PWM的脉冲宽度计数，PWM前沿寄存器用于存储 PWM前沿在本周期中的位置，PWM配置寄存器用于输出使能和输出电平方向选择。 PWM模块在工作前须由处理器对上述寄存器进行参数设置，即可实现相应的PWM 信号的输出。

所述的可编程的脉冲计数器PPC 13有32个，其计数周期从1毫秒到1分钟可 设置。可以设置上升沿或下降沿计数，计数结束后，计数结果存入一个缓冲寄存器， 并产生中断，等待处理器（若工作在MIPS核，所述处理器为内部处理器；若工作在 1553B总线终端接口、PCIISA方式模式，所述处理器为外部处理器）读取计数值， 读取后中断自动清零。32个脉冲计数器共用一个中断向量，通过查询脉冲计数器的 状态寄存器来确定中断源。

PCM遥测遥控模块14包括PCM遥控输入接口和PCM遥测输出接口。PCM遥 测遥控模块的实现如图8所示，其中PCM遥控输入接口完成串行数据的串并转换， 缓冲输入数据，通过主设备（如之前所提到的MIPS核1、PCI接口2、ISA接口3 和1553B总线终端接口4之一）将数据发出。PCM遥测输出接口完成数据的缓冲、 并串转换，以串行数据的方式发出。本ASIC芯片中包括8路PCM遥测、8路PCM 遥控，每一路除了数据、时钟信号外，还需一路数据选通信号，总共需占用48个IO 引脚。为了节约资源，PCM输入输出的IO和缓冲区均为复用状态。

所述通用输入输出模块15包括16个端口，每一端口可被配置成输入或输出， 可以独立控制每个端口的数据传输方向，可以独立设置每个端口的输出状态；所有 端口在复位后被默认为输入状态。

以上是对本发明的ASIC芯片系统的说明。该ASIC芯片系统包括四种主设备： MIPS核1、PCI接口2、ISA接口3和1553B总线终端接口4，芯片在上电时通过外 部配置管脚的高低选择某一主设备使能，其他主设备不使能。通过对主设备的使能 控制，本发明的ASIC芯片系统可以工作在四种模式下（ISA控制、PCI控制、MIPS 核控制、1553B总线终端控制），可以满足卫星上常用的数据采集和状态控制功能。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管 参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明 的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均 应涵盖在本发明的权利要求范围当中。