一种高可靠性的跨时钟域数据传输电路

摘要

一种高可靠性的跨时钟域数据传输电路。该电路包括：一位地址寄存器，地址寄存器中的值按照输入时钟域的时钟频率进行翻转；该电路包括两组N位的输入数据寄存器，根据地址寄存器中的值交替接收输入数据进行缓存，其中N为输出数据位宽；该电路包括两位读写标识寄存器，每一位对应标识一组输入数据寄存器中的数据是否为重新写入过的新数据；该电路包括一种时钟延时缓冲电路，将输出时钟域时钟缓冲出三个频率相同的数据输出操作边沿；该电路还包括一种输出控制电路，接收所述地址寄存器、数据寄存器以及读写标志寄存器中的数据，在所述的三个数据输出操作沿中的第一个操作沿准备输出数据，在第二个操作沿输出数据，在第三个操作沿复位所述读写标志寄存器的对应位，以及一组N位的输出数据寄存器，在所述数据操作边沿的第二个操作沿将输出控制电路准备的数据进行缓存输出。

说明书

技术领域

本发明主要涉及到多时钟系统中跨时钟域的数据传输领域，特指一种高可靠性的跨时 钟域数据传输电路。

背景技术

在多时钟域系统中，不可避免的要进行跨时钟域的数据传输。由于相异的时钟域间其 时钟的操作沿关系不确定，所以数据在由一个时钟域传输到另一个时钟域时，就可能出现 建立时间或保持时间不足的情况。当建立时间或保持时间不足时，就会产生亚稳态值，出 现错误数据，从而导致整个系统出现错误。

对于一位的信号，在跨时钟域传输时为避免出现亚稳态值，通常采用两级采样电路对 该信号进行同步。经过两级采样后，可以有效的减小亚稳态值出现的概率。由于是一位的 信号，不存在多位信号间的相关性，所以在建立时间或保持时间不足时不会出现数据错误， 仅仅是数据传输的延时发生了变化。对于多位的数据信号，就不能采用两级采样电路的同 步方式了，因为多位数据间的数据存在相关性，在建立时间或保持时间不足时，如果其中 的一位数据发生了错误，将导致整个数据出现错误，从而使系统出现错误。通常采用的方 式为加入异步FIFO进行缓冲，先用写时钟域时钟将数据写入缓冲寄存器中，然后按照先进 先出的原则用读时钟域时钟将数据读出，这样就有效避免了不确定的读写时钟沿引入的数 据错误。

然而采用异步FIFO缓冲的方式并不适用于所有的多时钟域系统的跨时钟域传输，例如 当写时钟域时钟频率比读时钟域时钟频率高，而且这两个时钟域之间的数据传输一直存在， 这样无论FIFO的深度为多少都将被写满，从而出现数据丢失。对于某些特定的多时钟域系 统，其跨时钟域传输的数据并不需要完全被接收，只需要对传输的数据进行采样即可。例 如在全数字锁相环103中，其滤波器100输出数控振荡器控制码102的频率为滤波器的时 钟频率(CLK_LPF)，而数控振荡器101接收控制码的时钟为其本身的输出时钟，该时钟的 频率随着环路的锁定状态而实时变化。对于整个数字锁相环路，只需要数控振荡器按照其 震荡的频率对控制码进行采样即可保证环路的稳定，这样如果采用FIFO缓冲的方式将导致 频率控制码的传输代价增加，而且不能实现采样的功能。

发明内容

本发明解决的问题在于：针对现有技术存在的问题，本发明提供一种代价小、可靠性 高的跨时钟域数据传输电路。

为解决上述技术问题，本发明提出的解决方案为：一种高可靠性的跨时钟域数据传输 电路。该电路包括一位地址寄存器，地址寄存器中的值按照输入时钟域时钟的频率进行翻 转。该电路包括两组N位的输入数据寄存器，根据地址寄存器中的值交替接收输入数据进 行缓存，其中N为输入数据位宽。该电路包括两位读写标志寄存器，每一位对应标识一组 输入数据寄存器中的数据是否为重新写入过的新数据。该电路包括一种时钟延时缓冲电路， 将输出时钟域时钟缓冲出三个频率相同的数据输出操作边沿。该电路还包括一种输出控制 电路，接收所述地址寄存器、数据寄存器以及读写标志寄存器中的数据，在所述的三个数 据输出操作沿中的第一个操作沿准备输出数据，在第二个操作沿输出数据，在第三个操作 沿复位所述读写标志寄存器的对应位，以及一组N位的输出数据寄存器，在所述数据操作 边沿的第二个操作沿将输出控制电路准备的数据进行缓存输出。

从下面的附图和描述中将明白本发明的优点和其他特征。

附图说明

图1是全数字锁相环结构示意图；

图2是根据本发明的一个实施例的跨时钟域数据传输电路结构图；

图3是输入数据缓存波形图；

图4是输出控制电路中的时序图；

具体实施方式

以下将结合附图与具体实施对本发明作进一步说明。

参照图2，一种高可靠性的跨时钟域数据传输电路的具体实施电路采用两组N位D触 发器201和202作为输入数据寄存器，两组一位的D触发器203和204作为读写标志位寄 存器，一位D触发器作为地址寄存器。读写标识寄存器203为输入数据寄存器201的读写 标识寄存器位，读写标识寄存器204为输入数据寄存器202的读写标识寄存器位，读写标 识寄存器中的值为高电平时表示对应的输入数据寄存器中的数据为新数据，为低电平时表 示对应的输入数据寄存器中的数据已被输出。地址寄存器的输出信号200为D触发器的正 向输出端，输出信号219为D触发器的反向输出端，将输出信号219反馈到输入端实现地 址寄存器中的值在每一个时钟的下降沿自动翻转，其中的输出信号200为低电平时将输入 数据写入输入数据寄存器201中缓存，相反则写入输入数据寄存器202中缓存。因为数据 在传输过程中要实现采样的功能，即输入的数据需要按照输出时钟域时钟近似等间隔的采 样，这样需要数据缓冲器中缓冲最新的数据，丢弃老的数据，所以接收输入数据进行缓存 拥有最高的优先级，无论输入数据缓冲器中的数据是否已经输出都将接收新的数据进行缓 存。参考图3中的波形，波形301为输入时钟(CLK_INPUT)的波形，波形302为地址寄 存器的输出端200的波形，波形303和304是输出数据寄存器202和201的输出波形，波 形305和306是读写标志寄存器204和203的输出波形。输入数据寄存器201和202交替 缓存输入数据，其中数据寄存器的跳变沿为输入时钟的上升沿，地址寄存器的跳变沿为输 入时钟的下降沿，数据寄存器与地址寄存器的数据翻转之间相差半个输入时钟周期，从而 可以满足输出数据寄存器的保持时间要求，其具体原理将结合输出控制电路的功能进一步 阐述。

参照图2，输出时钟(CLK_OUTPUT)经过时钟延时缓冲电路后得到三个频率相同相 位相差一个固定延时的时钟信号211、209和212，三个信号形成三个操作沿，输出控制电 路根据三个信号的时序关系对数据输出进行控制。输出控制电路首先用信号211的操作沿 402对地址信号进行采样，然后用采样电路205的采样输出信号220对输入数据寄存器的输 出信号215和216进行选择，其选择的数据寄存器在该时刻不会接收输入数据进行缓存， 所以输出控制电路准备的输出数据208在输入时钟的下一个上升沿到来之前将保持不变， 根据操作沿402与输入时钟的关系不同，输出控制电路准备的输出数据的保持时间在0.5～ 1.5个输入时钟周期之间，从而满足了输出数据寄存器的保持时间要求，保持时间的最差情 况为操作沿402与地址的跳变沿接近或重合，如情况401，这正是本发明的第一个关键点： 将地址寄存器与输入数据寄存器采用相反的触发沿触发，从而保证了保持时间的要求。在 操作沿402与地址跳变沿重合的情况下，可能导致信号220发生错误，但是地址信息发生 错误不会影响数据的正确性，只是影响了采样位置变化，对于随机采样的系统，并不影响 系统性能，这也正是本发明的第二个关键点：用采样值的相对变化来保证数据的正确性。

在用采样电路205的采样输出信号220对数据寄存器进行选择的同时，将数据寄存器 对应的读写标识寄存器位也进行选通得到信号210，用该信号作为输出数据寄存器的使能 端，当输出控制电路选通的输入数据寄存器中的数据为新写入的数据时，则使能输出数据 寄存器，否则不使能。输出控制电路用信号209的操作沿403去触发输出数据寄存器输出 数据，由于触发沿403与触发沿402中存在固定的延时，触发沿403到来之前输出控制电 路已经将数据准备完成，从而满足了输出数据寄存器的建立时间要求。这正是本发明的第 三个关键点：采用固定延时来满足输出数据建立时间的要求。

在完成数据输出后，输出控制电路用信号212的操作沿404产生出复位脉冲405，其产 生脉冲的方法为将信号延时取反与原信号作与非运算，则在操作沿404处产生出一个负脉 冲，脉冲的宽度受延时大小的控制。当信号220为高电平时，输出的数据为输入数据寄存 器201中缓存的数据，则对应用复位脉冲将读写标识寄存器203复位，当信号220为低电 平时，输出的数据为输入数据寄存器202中缓存的数据，则对应用复位脉冲将读写标识寄 存器204复位。通过在操作沿404对读写标识寄存器的复位来标识出对应的输入数据寄存 器中的数据已经输出，在标识位被再次置高之前，不会再将该输入数据寄存器中缓存的数 据输出，从而保证了在输出时钟域时钟频率高于输入时钟域时钟频率时，不会将数据重复 输出而出现错误。