中频双路径前馈型带通调制器

摘要

中频双路径前馈型带通调制器，属于中频数字通信领域，本发明为解决现有中频前馈型sigma-delta带通调制器时钟频率高、功耗大,难以满足系统低功耗要求的问题。本发明调制器由两级双路径谐振器单元、求和电路单元、比较器单元、选择器单元、正、反一位DAC反馈单元组成，系统输入信号和反馈信号的差值经过两级谐振器滤波，与系统输入信号、第一级双路径谐振器单元输出信号求和，求和电路输出经过比较器进行量化，量化的结果反馈到正、反一位DAC反馈单元，由正、反一位DAC反馈单元和时钟信号决定反馈给第一级双路径谐振器单元的反馈电压，实现输出信号位流跟踪系统输入信号变化。适合于中频数字接收机中的高性能带通调制器电路。

说明书

技术领域

本发明涉及中频双路径前馈型带通调制器，属于中频数字通信领域。

背景技术

现代射频接收机在朝着将中频信号数字化的方向发展，这是因为随着技术工艺的不断进步，数字电路系统处理信号的能力越来越强，所以希望能在数字域处理更多的信号。这能够将基带信号处理任务转移到数字域，适合通讯系统多模式的工作方式，有利于通信终端更好的适应通信技术的演进发展。带通sigma-delta调制器能够完成中频窄带信号的转换，将射频接收机中的模拟信号数字化，以便后级系统继续处理。 

带通sigma-delta调制器的主要有反馈型sigma-delta带通调制器和前馈型sigma-delta带通调制器。目前人们对sigma-delta带通调制器已经做了大量的研究，尤其是在反馈型带通调制器电路方面给出了很多具体的实现形式。然而基于单延迟谐振器的单采样中频sigma-delta带通调制器采样频率高，功耗大；基于双延迟谐振器的单采样中频sigma-delta带通调制器性能有所提高，但系统中放大器个数较多，整体功耗较高，芯片面积较大；基于单延迟谐振器的双采样中频sigma-delta带通调制器降低了系统的采样频率，降低了功耗，但性能仍没有较大提高；基于双延迟谐振器的双采样中频sigma-delta带通调制器性能有所提高，但谐振器的输出摆幅较大，功耗较高；传统的前馈型中频sigma-delta带通调制器和反馈型中频sigma-delta带通调制器相比，能实现更高的信噪比和动态范围，提升了系统的性能，然而却消耗了较高的功耗和芯片面积。

发明内容

本发明的目的是为解决现有中频前馈型sigma-delta带通调制器时钟频率高、功耗大,难以满足系统低功耗要求的问题，提出了一种中频双路径前馈型带通调制器。 

本发明所述中频双路径前馈型带通调制器，它包括第一级双路径谐振器单元、第二级双路径谐振器单元、第一路径求和电路单元、第二路径求和电路单元、第一路径比较器、第二路径比较器、第一路径选择器、第二路径选择器、正向一位DAC反馈单元和反向一位DAC反馈单元，

第一路径求和电路单元由第一求和电路和第二求和电路构成，第二路径求和电路单元由第三求和电路和第四求和电路构成；

正向数据Data_in+输入端和反向数据Data_in-输入端作为第一级双路径谐振器单元的两个输入端，第一级双路径谐振器单元的输出端与第二级双路径谐振器单元的输入端相连；

正向数据Data_in+输入端、第一级双路径谐振器单元的输出端和第二级双路径谐振器单元的输出端分别与第一求和电路的三个输入端相连；

反向数据Data_in-输入端、第一级双路径谐振器单元的输出端和第二级双路径谐振器单元的输出端分别与第二求和电路的三个输入端相连；

第一求和电路的正向数据求和输出端与第一路径比较器的正向数据输入端相连，

第二求和电路的反向数据求和输出端与第一路径比较器的反向数据输入端相连，

第一路径比较器的反向输出端与第二路径选择器的第一输入端相连，第一路径比较器的正向输出端同时与第一路径选择器的第一输入端和正向一位DAC反馈单元的输入端相连，正向一位DAC反馈单元的输出端与第一级双路径谐振器单元正向反馈端V₁相连；

正向数据Data_in+输入端、第一级双路径谐振器单元的输出端和第二级双路径谐振器单元的输出端分别与第三求和电路的三个输入端相连；

反向数据Data_in-输入端、第一级双路径谐振器单元的输出端和第二级双路径谐振器单元的输出端分别与第四求和电路的三个输入端相连；

第三求和电路的正向数据求和输出端与第二路径比较器的正向数据输入端相连，

第四求和电路的反向数据求和输出端与第二路径比较器的反向数据输入端相连，

第二路径比较器的正向输出端与第一路径选择器的第二输入端相连，第二路径比较器的反向输出端同时与第二路径选择器的第二输入端和反向一位DAC反馈单元的输入端相连，反向一位DAC反馈单元的输出端与第一级双路径谐振器单元反向反馈端V₂相连；

第一路径选择器的输出端为正向位流信号输出端，第二路径选择器的输出端为反向位流信号输出端。

本发明的优点： 

和传统的前馈型带通调制器相比，本发明所述中频双路径前馈型带通调制器将双采样技术应用到前馈型中频sigma-delta带通调制器之中，基于具有增益可调功能的双延迟谐振器结构，采用双路径技术，减少了电路中放大器单元的个数，减小了芯片面积；降低了系统的时钟频率和谐振器输出信号的摆幅，而等效的系统采样频率保持不变，从而在保证系统性能的前提下显著降低系统的功耗。

 

附图说明

图1是本发明所述中频双路径前馈型带通调制器的系统框图；

图2是系统时钟波形图。

具体实施方式

具体实施方式一：下面结合图1和图2说明本实施方式，本实施方式所述中频双路径前馈型带通调制器，它包括第一级双路径谐振器单元100、第二级双路径谐振器单元101、第一路径求和电路单元102、第二路径求和电路单元103、第一路径比较器104、第二路径比较器105、第一路径选择器106、第二路径选择器107、正向一位DAC反馈单元108和反向一位DAC反馈单元109，

第一路径求和电路单元102由第一求和电路和第二求和电路构成，第二路径求和电路单元103由第三求和电路和第四求和电路构成；

正向数据Data_in+输入端和反向数据Data_in-输入端作为第一级双路径谐振器单元100的两个输入端，第一级双路径谐振器单元100的输出端与第二级双路径谐振器单元101的输入端相连；

正向数据Data_in+输入端、第一级双路径谐振器单元100的输出端和第二级双路径谐振器单元101的输出端分别与第一求和电路的三个输入端相连；

反向数据Data_in-输入端、第一级双路径谐振器单元100的输出端和第二级双路径谐振器单元101的输出端分别与第二求和电路的三个输入端相连；

第一求和电路的正向数据求和输出端与第一路径比较器104的正向数据输入端相连，

第二求和电路的反向数据求和输出端与第一路径比较器104的反向数据输入端相连，

第一路径比较器104的反向输出端与第二路径选择器107的第一输入端相连，第一路径比较器104的正向输出端同时与第一路径选择器106的第一输入端和正向一位DAC反馈单元108的输入端相连，正向一位DAC反馈单元108的输出端与第一级双路径谐振器单元100正向反馈端V₁相连；

正向数据Data_in+输入端、第一级双路径谐振器单元100的输出端和第二级双路径谐振器单元101的输出端分别与第三求和电路的三个输入端相连；

反向数据Data_in-输入端、第一级双路径谐振器单元100的输出端和第二级双路径谐振器单元101的输出端分别与第四求和电路的三个输入端相连；

第三求和电路的正向数据求和输出端与第二路径比较器105的正向数据输入端相连，

第四求和电路的反向数据求和输出端与第二路径比较器105的反向数据输入端相连，

第二路径比较器105的正向输出端与第一路径选择器106的第二输入端相连，第二路径比较器105的反向输出端同时与第二路径选择器107的第二输入端和反向一位DAC反馈单元109的输入端相连，反向一位DAC反馈单元109的输出端与第一级双路径谐振器单元100反向反馈端V₂相连；

第一路径选择器106的输出端为正向位流信号输出端，第二路径选择器107的输出端为反向位流信号输出端。 

本实施方式的所述中频双路径前馈型带通调制器由两级双路径谐振器单元、求和电路单元、比较器单元、选择器单元、一位DAC反馈单元组成。其中第一级双路径谐振器单元100、第二级双路径谐振器单元101、第一路径求和电路单元102和第一路径比较器104组成路径一；第一级双路径谐振器单元100、第二级双路径谐振器单元101、第二路径求和电路单元103和第二路径比较器105组成路径二。

系统输入信号（Data_in+ 、Data_in-）和反馈信号（V₁、V₂）的差值经过两级谐振器滤波，与系统输入信号、第一级谐振器输出信号求和，求和电路的输出经过比较器进行量化，量化的结果反馈到一位DAC电路（正向一位DAC反馈单元108、反向一位DAC反馈单元109），由一位DAC电路和时钟信号决定反馈给第一级双路径谐振器单元100的反馈电压，实现输出信号位流跟踪系统输入信号变化。系统采用双路径技术，在时钟clk1和clk2的控制下交替工作输出，降低了系统的工作频率。采用的增益可调的双采样谐振器电路降低了输出信号摆幅，降低了系统的功耗。

第一级双路径谐振器单元100和第二级双路径谐振器单元101由放大器和开关电容网络组成，在时钟A1、A2、B1、B2、A、B、A1_d 、A2_d 、B1_d 、B2_d控制下工作。谐振器电路应用双采样技术，一个工作周期分为四个时钟相A1、A2、B1、B2。为了减小电路的电荷注入效应，时钟相A1_d、A2_d、B1_d、B2_d上升沿和A1、A2、B1、B2一致，而下降沿延迟到来，控制部分开关延迟关断，阻断电荷注入通路。在一个工作周期内的任一时钟相，总有谐振器采样电容C_s采样输入信号，谐振器积分电容C_f对电荷进行积分。谐振器谐振频率为系统采样频率的四分之一，且信号传输有两个采样周期的延迟。谐振器的离散域传输函数如式（1）所示：

                           （1）

式（1）中H(z)为谐振器的离散域传输函数，为谐振器增益控制系数。

由式（1）可以看出，谐振器的增益由谐振器开关电容电路中的采样电容和积分电容的比值决定，合理的选择电容值可以减小谐振器的输出摆幅，降低谐振器的功耗。

图1中各时钟的关系如图2所示。其中时钟clk1和clk2的频率是系统采样频率的二分之一，时钟A和B的频率分别是时钟clk1和clk2的二分之一；时钟clk1和时钟A进行与运算得到时钟A1，时钟clk1和时钟B进行与运算得到时钟B1, 时钟clk2和时钟A进行与运算得到时钟A2，时钟clk2和时钟B进行与运算得到时钟B2；时钟A1_d、A2_d、B1_d和B2_d与时钟A1、A2、B1和B2频率相同，且时钟相A1_d、A2_d、B1_d、B2_d上升沿和A1、A2、B1、B2一致，而下降沿延迟到来。

具体实施方式二：本实施方式对实施方式一作进一步说明，第一级双路径谐振器单元100和第二级双路径谐振器单元101均由放大器和开关电容网络组成，

第一级双路径谐振器单元100和第二级双路径谐振器单元101在时钟A1、A2、B1、B2、A1_d、A2_d、B1_d、B2_d和A、B控制下采用双采样模式工作。

第一级双路径谐振器单元100和第二级双路径谐振器单元101的一个工作周期分为四个时钟相：A1、A2、B1和B2，时钟相A和B控制谐振器实现双路径功能，时钟相A1_d、A2_d、B1_d和B2_d控制对第一级双路径谐振器单元100和第二级双路径谐振器单元101的输入信号进行采样的开关；

时钟相A1_d、A2_d、B1_d和B2_d的上升沿分别与A1、A2、B1和B2的上升沿一致，时钟相A1_d、A2_d、B1_d和B2_d的下降沿比A1、A2、B1和B2的下降沿延迟到来，以减小电路的电荷注入效应，

在一个工作周期内的任一时钟相总存在采样输入信号，第一级双路径谐振器单元100和第二级双路径谐振器单元101的谐振频率为系统采样频率的四分之一，且信号传输有两个采样周期的延迟。

具体实施方式三：本实施方式对实施方式一或二作进一步说明，第一路径求和电路单元102和第二路径求和电路单元103在clk1和clk2两相不交叠时钟控制下工作，

在时钟clk1相时，第一路径求和电路单元102对输入的信号进行求和，第二路径求和电路单元103复位；在时钟clk2相时，第二路径求和电路单元103对输入的信号进行求和，第一路径求和电路单元102复位。

求和电路也可以由其它有源电路实现。

具体实施方式四：本实施方式对实施方式一、二或三作进一步说明，第一路径比较器104和第二路径比较器105均由动态比较器主电路和锁存器构成，

第一路径比较器104和第二路径比较器105在clk1和clk2两相不交叠时钟控制下工作，

在时钟clk1相时，第二路径比较器105的动态比较器主电路复位，第二路径比较器105的锁存器输出保持前一时钟比较的结果；第一路径比较器104对输入信号进行比较，实现差分比较结果输出；

在时钟clk2相时，第一路径比较器104的动态比较器主电路复位，第一路径比较器104的锁存器输出保持前一时钟比较的结果；第二路径比较器105对输入信号进行比较，实现差分比较结果输出。

具体实施方式五：本实施方式对实施方式一、二、三或四作进一步说明，第一路径选择器106和第二路径选择器107均由clk1和clk2两相不交叠时钟控制的两对传输管组成，

在时钟clk1有效时，第一路径选择器106输出第一路径比较器104的正向位流信号，第二路径选择器107输出第一路径比较器104的反向位流信号；

在时钟clk2有效时，第一路径选择器106输出第二路径比较器105的正向位流信号，第二路径选择器107输出第二路径比较器105的反向位流信号。

第一路径选择器106和第二路径选择器107将两路输出信号整合成一路信号，实现了等效系统频率的翻倍。

具体实施方式六：本实施方式对实施方式一、二、三、四或五作进一步说明，正向一位DAC反馈单元108和反向一位DAC反馈单元109均由D触发器、二输入与非门和反相器组成 ，

正向一位DAC反馈单元108和反向一位DAC反馈单元109在A1、A2、B1和B2四个时钟相控制下，并根据第一路径比较器104和第二路径比较器105的输出选择反馈给第一级双路径谐振器单元100的反馈电压值：

在时钟相A1、B1时，第一路径比较器104输出有效，第一路径比较器104的正向输出端如果为正，则正向一位DAC反馈单元108反馈参考电压V_ref+，反向一位DAC反馈单元109反馈参考电压V_ref-；

第一路径比较器104的正向输出端如果为负，则正向一位DAC反馈单元108反馈参考电压V_ref-，反向一位DAC反馈单元109反馈参考电压V_ref+。

在时钟相A2、B2时，第二路径比较器105输出有效，第二路径比较器105的正向输出端如果为正，则正向一位DAC反馈单元108反馈参考电压V_ref+，反向一位DAC反馈单元109反馈参考电压V_ref-；

第二路径比较器105的正向输出端如果为负，则正向一位DAC反馈单元108反馈参考电压V_ref-，反向一位DAC反馈单元109反馈参考电压V_ref+；

在非有效工作时钟相时，正向一位DAC反馈单元108和反向一位DAC反馈单元109反馈共模电压V_com；

参考电压V_ref+、V_ref-和共模电压V_com由带隙基准产生。