一种CPU单Data线与双DDR内存连接结构及控制Data线的分支线等长的方法

摘要

本发明提出一种CPU单Data线与双DDR内存连接结构，所述CPU单Data线与双DDR内存连接结构包括：第一内存模块、第二内存模块、中央处理器模块和Data线；所述Data线一端与所述中央处理器模块电连接，所述Data线的另一端设有与所述Data线电连接的第一分支线和第二分支线，所述第一分支线远离所述Data线的一端与所述第一内存模块电连接，所述第二分支线远离所述Data线的一端与所述第二内存模块电连接；本发明提出的CPU单Data线与双DDR内存连接结构的第二分支线与第一分支线的长度相等或者长度差在1mm内，从而使信号初始延迟大大降低以此来提高DDR内存的频率。