一种安全的加密芯片可测试性设计结构

摘要

本发明公开了一种保护加密芯片免受扫描攻击的可测试性设计结构。该安全的可测试性设计结构在常规扫描设计结构的基础上引入了密钥屏蔽逻辑、移位使能逻辑和安全扫描控制器。如果加密芯片在上电或复位后首先进入功能模式，在安全扫描控制器的控制下，密钥屏蔽逻辑允许加载密钥，但移位使能逻辑会禁止电路切换到测试模式，从而避免了加密信息的泄露；反之，如果加密芯片在上电或复位后首先进入测试模式，在安全扫描控制器的控制下，扫描移位和响应捕获能够正常进行，但密钥被隔离，从而保证了从扫描链移出的数据与密钥无关。本发明通过增加较少的硬件逻辑，在保证电路可测试性的前提下，能够抵御所有潜在的基于扫描的侧信道攻击。