遅延制御バッファにより周波数追従範囲を拡大した高速起動完全デジタルCDR回路の設計

摘要

待機時にダイナミック電力を消費せず、かつ待機状態から瞬時に起動することが可能な高速起動完全デジタルCDR回路を提案する。提案するCDR回路はバッファ列で構成された遅延線を共有する時間－デジタル変換器と位相選択回路を用いて、4ビットのプリアンブル信号から入力信号周期を測定し、内部発振器のループ遅延を瞬時に入力信号周期に同期させることで、基準クロックを必要としない高速な周波数·位相ロックを実現する。本CDR回路は、動作時の消費電力だけでなく、待機時の消費電力や待機状態からの復帰速度も重要とならてくる、モバイル機器やセンサーネットワークといった、間欠的に通信を行うデバイスの消費電力削減に効果的である。本設計では、従来の高速起動CDR回路に対して、遅延制御バッファとバーニア型TDCを用いた新たな位相選択法と採用すると同時に、遅延線を効率化し、周波数追従範囲の向上と消費電力の削減を実現した。提案するCDR回路を65nm CMOSプロセスを用いて実装した。シミュレーションによる動作検証では、電源電圧1.0V時の動作データレートは1.0-2.5Gbps、消費電力は5.6-8.8mWとなった。