3次元型トランジスタによるLSIのパターン面積の縮小効果の検討

摘要

典型的な3次元型トランジスタであるダブルゲートMOSFET、FinFET、SGTを用いたULSIのパターン面積の縮小効射こついて検討した。 NANDやNOR等のロジックのパターン面横は同一設計寸法Fを用いた平面型トランジスタの場合と比椴してダブルゲート、FinFET、SGTでそれぞれ58, 47, 48に縮小できるく　 －一方テーパ型のバッファ回路ではダブルゲート、FinFET、SGTでそれぞれ58, 20, 48に縮小できる。 これらの3次元型トランジスタは代表的なULSIであるASIC, MPU, DRAM，棍蔵DRAMにも適用可能である。 最小のパターン面積はASICの場合FinFETかSGTによって(平面型の47)、MPUの場合FinFETによって(平面型の42)、DRAMの場合SGTによって(平面型の65)、混載DRAMの場合FinFETかSGTによって実現される。