時間多重I/Oを考慮した回路分割手法

摘要

本稿では，大規模システムのプロトタイプに必要である時間多重I/Oの利用を考慮した回路分割手法を検討する．近年の大規模システムのプロトタイプにおいては，複数FPGA実装が必要となっている．そこでは，複数のFPGA間に跨がる信号の通信に利用されるFPGAのピン数が信号線数よりも少ないという問題が，深刻となっている．その有効な解決法の一つとして，1本のピンを時間で区分し，複数信号で共有する時間多重I/Oが提案されている．この時間多重I/Oの利用にあたっては，回路分割と時間多重化する信号線の選択がプロトタイプシステムの動作速度を決定する．ここで，FlipFlop (FF)間の通過段数が多い信号線を多重化として選択すると動作速度の低下が起こりやすいとの観測から，そのような信号線の重みを大きくするような最小重み分割手法を提案する．そして，その提案手法を計算機上に実装し，実験によりその性能を確認した．