1.5°位相変動幅のMMIC高精度S帯5ビットアツテネータ

摘要

本論文では，5ビットMMICディジタルアツテネータの設計と試作について述べている．ディジタルアツテネータを通信システムの部品として使用する際，小さな位相変動幅をもつことが要求される．この要求に対して，我々は1入力2出力（Single-pole double-throw；SPDT）スイッチで抵抗減衰回路と伝送線路とを切り換えるアッテネータ回路と，ゲート幅の異なる二つのFETのオン抵抗を相互に切り換える形のアツテネータ回路を組み合わせた回路形式を採用した．その結果，位相変動幅が小さく，かつ高精度な減衰量特性をもつアッテネータを設計することが可能となった．設計したS帯5ビットディジタルアツテネータの試作結果は，減衰量が7dBから27dB，減衰量誤差が0.09dB（rms），位相変動幅が1.38°（rms），入出力VSWRが1.3と良好な結果を待た．また，シミュレーション値と試作結果の実測値を比較し，両者がよい一致を示していることを明らかにした．これにより，本論文で示したMMICディジタルアッテネータの設計が妥当であることを確認した．