ミ次元型トランジスタを用いた各種回路構成の論理回路のパターン面積の縮小效果の檢討

摘要

本論文では初めて回路方式と三次元型トランジスタの構造の両方を考慮し，代表的な論理回路である全加算器のターン面積の縮小効果を定量的に解析した。構成に必要なートランジスタ数が多い回路方式の場合は三次元型トラジスタ導入によりパターン面積は大幅に縮小できるが，トランジスタ数が少ない回路方式の場合には三次元型トランジスタの構成によっては十分なパターン面積の縮小効果が期待できないこった。