A Complete Single-Chip GPS Receiver with 1.6-V 24-mW Radio in 0.18-μm CMOS

摘要

0.18μm-CMOSプロセスにてRadio部とベースバンドロジック部とを混載した1チップGPSレシーバを開発した。 チップ面積は6.3～6.3mmでRadio部は2.3～2.0 mm、電源電圧は1.6～2.0Vである。 1チップLSIにはRFフロントエンド、PLL、IF機能ブロック、500Kゲートのベースバンドロジック、マスクROM、SRAMおよびデュアルボートSRAMを搭載している1。 標準状態での消費電力は57mW、最小入力感度は-152 dBmを達成した。 また、基板ノイズ対策を施すことによりデジタルからのノイズの影響を小さくし、外付けLNAなしで高感度のGPS レシーバを開発した。