SRAMの動作電圧引き下げによるニューラルネットワークの低電力化

摘要

機械学習の技術の進歩に伴い，ネットワークが複雑化し計算量が増加している．それに伴い，学習のプロセスにかかる計算時間や消費電力の増加が問題となっている．この問題を解決するためのアプローチとして，ニューラルネットワークのエラー耐性に注目が集まっている．ニューラルネットワークは多少の誤差を許容できるため，精度を犠牲に計算速度や消費電力の削減を行うことができる．そこで，本論文では重みの保存に使用されるSRAMの動作電圧を引き下げることで，回路全体の消費電力を削減する手法を提案する．一般にSRAMは動作電圧を引き下げることで，ビット誤り率（BER）が増加する．BERと認識率の関係を調査し，高い認識率を保ちながら消費電力を引き下げることのできる回路モデルを示す．