FPGA I/O設計によるPCBの全体的コスト削減の達成

摘要

今日の高速，多ピンFPGAの設計において確かなことは，設計過程で直面する諸問題，すなわちインターコネクト・レベルでタイミングと損失の要件を満たすこと，そしてFPGAのピン割り当て段階での問題のみである．FPGAの提供する設計柔軟性という大きな利点は基板設計者にとって最大の悪夢でもある．このような状況においては，企業は既存のプロセスを詳しく調べ，最新のFPGAが提供する大きな柔軟性と性能がかえって様々なPCB実装上の大問題を招かないようにしなければならない．当社が提供するI/O Designerのような新しいツールは，PCBレイアウトおよび検証に必要な回路図設計を自動化するだけでなく，どの信号接続がどのデバイス・ピンに属するか，そしてこれらのピンがボードレベルのバス構造にマッピングされるかどうかを文書化する役割も果たす．適切なソフトウエアツールと，FPGAとPCB設計という並行した工程間の緊密な共同作業により，FPGA設計および実装スケジュールを何週間も短縮し，長期的には大幅なコスト削減を達成することができる．