DFG のクリティカルパス最適化に基づぐ演算チェイニングを用いた RDR アーキテクチャ対象高位合成手法

摘要

半導体の微細化に伴い，配線遅延が相対的に増大している問題が顕著化し，高位合成段階で配線遅延を考慮する必要がある．レジスタと演算器をチップ上に分散させレジスタと演算器間の配線遅延を小さくできるレジスタ分散型アーキテクチャ（RDR アーキテクチャ）を用いることは，この問題への有効な解決方法である．また，アプリケーション上で連続した演算を中間にレジスタを挿入することなく少ないクロックサイクルで実行する演算チェイニングはアプリケーションの実行サイクル数（レイテンシ）を削減するための有効な方法である．これまで，RDR アーキテクチャを対象とした演算チェイニングを用いた高位合成手法は提案されているが，最適化の余地が残されている．本稿では，高位合成段階で配線遅延を考慮可能な RDR アーキテクチャを対象に，入力 DFG のクリティカルパス最適化に基づいた演算チェイニングを利用して低レイテンシな RTL 回路を合成する手法を提案する．提案手法は，DFG 上の配線遅延を含hだクリティカルパス上の演算の内，パス同士の共通部分が最大であるような演算に対して優先的に演算チェイニングを適用させ，全体パスを最適化する．計算機実験により，提案手法は既存の RDR アーキテクチャを対象とした演算チェイニングを用いる手痕と比較してレイテンシを削減することを確認し，提案手法の有用性を示す．