ビットシリアル型積和演算器における冗長な演算の省略制御とその応用

摘要

近年，デジタル信号処理回路（DSP）を内蔵したデジタル補聴器が普及しているが，その電池寿命は数日程度に留まっているのが現状である．この問題に対して筆者らは，DSP内の積和演算器に着目し，単一の全加算器のみを用いた直列演算器を前提として，リングオシレータによる動的なクロック生成手法を導入することにより，小面積かつ低消費電力などットシリアル型積和演算器を提案している．しかし，その演算時間は演算ビット数の二乗に比例するため，これをデジタルフィルタに応用した際に十分なタップ数を確保することが困難となる．そこで本稿では，乗数のビットが零である場合の部分積が全て零となる点に着目し，この冗長な演算を省略する制御を加えることにより，演算時間の短縮とそれに係る消費電力の低減を図る．そして，これに基づいた積和演算器の応用例としてを有限インパルス応答（FIR）フィルタを挙げ，FPGAへの回路実装を通じて所望の動作を確認する．