乗法的オフセットに基づく高効率AESハードウェアアーキテクチャの設計

摘要

本稿では高効率AESハードウェアアーキテクチャの設計を示す．提案アーキテクチャはレジスタリタイミングや命令順序交換に加え，本稿で新たに提案する線形演算の最適化手法である乗法的オフセットを用いることで高いスループット面積効率を達成する．さらに本稿では，論理合成の結果から，提案するAES暗復号ハードウェアとAES暗号化ハードウェアはそれぞれ既存手法よりも約51-57%と58-64%高いスループット面積効率を有することを示す．