机译:VHDL代码分析中的软件方法
Dipartimento di Elettronica e Informazione Politecnico di Milano P.zza L. Da Vinci 32-20133 Milano Italy;
Dipartimento di Elettronica e Informazione Politecnico di Milano P.zza L. Da Vinci 32-20133 Milano Italy;
VHDL; Deadlock analysis; System level analysis;
机译:VHDL代码分析中的软件方法
机译:Estelle和VHDL环境中的硬件/软件代码签名
机译:通过分析软件版本来尽早识别不可维护的源代码组件的通用方法
机译:基于流程图的VHDL代码静态分析的软件方法
机译:用于Reed-Solomon编码器和解码器的VHDL代码生成器。
机译:第三本书:医疗领域的科学研究应用:软件开发方法论和用户软件工程方法论
机译:VHDL代码静态分析的软件方法
机译:超高速集成电路(VHIsC)硬件描述语言(VHDL)交互验证炼金术(VIVa)。用于VHDL相关工具的半自动,高保真验证的技术和软件。