一般同期方式における低電力化と高速化を実現するためのテクノロジーマッピング手法

摘要

従来のクロックの同時分配を前提とする完全同期方式に対し，異なるタイミングでのクロック分配を許容する一般同期方式を採用することで，回路性能を向上させることは可能であるが，必ずしも十分な性能向上が得られるとは限らない．さらなる性能向上を達成するために，一般同期方式を前提とした論理回路合成技術の開発が求められている．本稿では，任意のクロックタイミングを満たすクロック分配回路が合成可能であるとの前提の下で，複数のセルライブラリが使用できる場合，整数計画法を用いてゲートに割り当てるセルを決定することで，一般同期方式を前提とした低電力で高速な論理回路を得るテクノロジーマッピング手法を提案する．また，計算機実験により，提案手法の有効性を確認する．