タイミングエラー予測回路による再構成可能デバイス上でのデータ依存最適化回路設計

摘要

LSI内部の各パス遅延は入力データに応じて様々に変動する．この性質を利用することで，計算精度をわずかに落としながらも高速に動作するLSIの設計が可能になる．本稿では，入力データ群にもとづき特定された最適化すべきパスをリコンフィギュレーションし最適化する，新たな回路設計アルゴリズムを提案する．提案アルゴリズムは最適化対象の回路にタイミングエラー予測回路を挿入し動作させることで被最適化パスを特定，動的に再構成し与えられたエラー制約内で動作クロック周期の最小化を図る．本アルゴリズムを加算器に対して適用した結果，通常のクリティカルパス最小化の設計と比較し，2.1％以下のエラーを許容する制約下で最大18.5％の高速化に成功した．