待機時のデータ保持と待機時消費電力の低減を両立した1電源6-Tr CMOS SRAMの開発

摘要

低電圧データ書き込み·データ読み出しを可能とし、待機時のデータ保持と低消費電力化を両立した1電源6-Tr CMOS SRAMを開発した。本SRAM実現のため、メモリセルへの供給電圧を書き込み時とデータ保持時に降圧し、読み出し時に昇圧する電圧レベル変換（Self-Controllable Voltage Level；SVL）回路、ワード線への供給電圧を書き込み時に昇圧し、読み出し時に降圧するSVL回路を開発し、2-kbit、90-nm CMOS SRAMに適用した。電源電圧が1Vの時、本SRAMの待機時消費電力は0.984μWで、従来形SRAMの待機時消費電力（10.28μW）の9.57％であった。改良形SRAMの保持マージンは0.1839V、従来形SRAMの保持マージンは0.343Vであった。なお、SVL回路の面積オーバーヘッドは従来形SRAMの1.383％である。