電源ノイズによる遅延変動の測定と電源ノイズを再現するフルチップシミユレーション手法

摘要

電源ノイズは電源電圧の低下，消費電流の増加等の要因から，ナノメートル世代のプロセスにおいて深刻な問題となっている．本稿は電源ノイズによるゲけ卜遅延変動に着目し，90nmプロセスにおける試作チップの測定結果を示す．フルチップシミュレーション向けに可変抵抗と容量からなる線形モデルを構築し，消費電流を再現することによって竃源電圧降下を再現した．測定結果とフルチップシユレーション結果は商い整合性を示し，本稿の線形モデルによって正確に電源電圧降下が再現されることを示す．さらに，ゲート遅延が平均電圧降下に依存することを測定結果からより確認する．