HW/SW協調合成におけるアプリケーションプロセッサの面積／遅延見積もり手法

摘要

本稿では，もり手法を提案する．パイプライン段数と制御構造の変化に対応したアプリケーションプロセッサの面積／遅延の見積プロセッサのHW／SW協調合成では，対象とするアプリケーションに最適な構成を決定し，プロセッサのハードウェア部分とソフトウェア部分を同時に設計する．最適な構成の探索において，ある時点での構成に対して逐一論理合成を行い最適な構成の判定を行うと探索に多大な時間を要してしまうため，探索の評価指標として面積／遅延の見積もり値を用い，論理合成することなく高速な探索を行う必要がある?また，アーキテクチャ探索に使用する見積もり値と論理合歳値との誤差が大きいと解の探索において適切な解が得られない可能性があるため精度の高い見積もりを行うことが重要となる．提案手法ではプロセッサコアを部分機能ごとに分けてパラメータ化し，論理合成した結果の解析を行って見積もり式を導出する．導出した見積もり式によるプロセッサコアの面積値と論理合成値の相対誤差は平均11.13[%]，遅延時間の誤差は平均で0.14[ns]となった.