SRAM型FPGA上の実装回路におけるソフトエラー耐性評価手法の一検討

摘要

SRAM型FPGA（Field Programmable Gate Array）は高い柔軟性を持つ反面，ソフトエラーの影響を受け回路故障を引き起こす恐れがある．また，半導体プロセスの微細化に伴いソフトエラーの発生頻度が増加することから，高信頼設計の必要性が高まっている．これに伴い，高信頼設計の有効性を示すための信頼性評価手法が重要化している．現在の信頼性評価は，再構成を用いて擬似ソフトエラーを注入し，その出力を観測する手法が一般的である．しかし，ソフトエラー注入のたびに回路の再構成が必要になるため，現実的な時間で評価を行えない．著者らは，SRAM型FPGAに実装された回路のソフトエラー耐性評価と評価時間の削減を目的とし，ソフトエラー耐性を評価するシステムを構築した．16ビットの加算器と乗算器に対してフレーム単位の部分再構成を用いてソフトエラー耐性評価を行った．結果から，フレーム単位の部分再構成により評価時間を大幅に削減できるとともに，FPGAのソフトエラー耐性についてのデータを得ることができた．