PAPRを低減する簡略化サブキャリア位相ホッピングを用いたMIMO-OFDM送信機のFPGA実装

摘要

MIMO-OFDM伝送において，サブキャリア位相ホッピング空間分割多重(SPH-SDM)は各サブキャリアの位相をランダムに回転させ，誤り訂正符号による周波数ダイバーシチ利得を高めることができる．さらに，SPH-SDMの送信信号のピーク対平均電力比(PAPR)を低減するため，SPH-SLMは複数の位相ホッピング·パターンから最もPAPRを低減できるものを選択し，一方SBPHは，位相回転を時間信号に対して行い計算量の多いIFFTの回数を削減している．しかしながら，前者のSPH-SLMのハードウェア·リアルタイム検証では，回路規模が非常に大きくなることが示されている．そこで本報告では，後者のSBPH送信機をFPGAに実装し，その構成や性能について明らかにする．実装した送信機は，無線LANに準拠した送信アンテナ2本のMIMO-OFDM送信機であり，16個の位相パターンから最適パターンをリアルタイムに選択する．実装の妥当性を検証するため，送信信号のPAPRのCCDF特性をFPGAボード内部で取得し，大幅にピーク電力を低減できることを示す．さらに，FPGAボード内で生成された送信信号のデータを用いてフェージング伝送路での平均パケット誤り率を計算機シミュレーションで評価し，浮動小数点で全伝送系を計算機シミュレーションした結果と一致することを明らかにする．最後に，SPH-SLM送信機と，ピーク抑制性能及び回路規模等について比較を行う．