机译:跨PVT变化的具有低于20周期锁定时间的1-2 GHz计算锁定ADPLL
Department of Electrical and Computer Engineering University of Washington Seattle WA USA;
Intel Corporation Hillsboro OR USA;
Phase locked loops; Temperature measurement; Clocks; Time-frequency analysis; Analytical models; Mathematical model;
机译:具有BANG BANG PFD和PVT校准闪存TDC的快速锁定和低抖动混合ADPLL架构
机译:5.18-7.42 GHz LC-VCO,亚阈值制度,低功耗低相位噪声和130nm CMOS技术的PVT变化的免疫力
机译:使用带有分离式变压器和双路DCO的DPLL的82–107.6 GHz Integer-
机译:2.5GHz ADPLL,通过利用ADDLL具有对PVT不敏感的ΔΣ抖动时间至数字转换
机译:像素内TDC对ToF成像仪中PVT变化的补偿
机译:用于蓝牙LE的0.5V 1.6-MW 2.4-GHz Fractional-N全数字PLL,采用PVT - 不敏感TDC,使用28-NM CMOS中的开关电容倍增器