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机译:优化源/漏扩展区轮廓以抑制具有高kappa栅极电介质的50 nm以下DG MOSFET中的短沟道效应
Queens Univ Belfast, Sch Elect & Elect Engn, NISRC, Belfast BT9 5AH, Antrim, North Ireland;
THRESHOLD VOLTAGE MODEL; BARRIER LOWERING FIBL; SOI MOSFETS; PERFORMANCE; INVERSION; FINFETS; DESIGN; CMOS;
机译:纳米级双栅(DG)SOI MOSFET中的工程源/漏扩展区:分析模型和设计注意事项
机译:高k栅极电介质和FIBL对源/漏区重叠的纳米DG-MOSFET性能的影响
机译:通过在Trigate硅纳米线MOSFET中使用薄垫片提高源/漏扩展来提高短通道性能
机译:源/漏工程纳米级双栅极(DG)SOI MOSFET中短通道效应的紧凑模型
机译:具有再生源极-漏极区和ALD介电层的最后栅极铟镓砷MOSFET。
机译:栅堆叠结构和工艺缺陷对32 nm工艺节点PMOSFET中NBTI可靠性的高k介电依赖性的影响
机译:具有电致源/漏极延伸的纳米级sOI-mOsFET: 抑制短信道的新属性和设计考虑因素 效果
机译:用量子模拟优化超短mOsFET的通道轮廓