Design Technologies for 0.25 μm Gate-array LSIs

Yusuke Ohtomo; Kazuyoshi Nishimura; Shigeru Date; Hiroki Suto; Takako Ishihara; Kimihiro Yamakoshi

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Design Technologies for 0.25 μm Gate-array LSIs

机译：0.25μm门阵列LSI的设计技术

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This paper describes a gate-array design technology that reduces LSI power consumption to under 1/10.

机译：本文介绍了一种将LSI功耗降低到1/10以下的门阵列设计技术。

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来源
《NTT Review》 |1997年第4期|p.71-77|共7页
作者
Yusuke Ohtomo; Kazuyoshi Nishimura; Shigeru Date; Hiroki Suto; Takako Ishihara; Kimihiro Yamakoshi;
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作者单位

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收录信息
原文格式 PDF
正文语种 eng
中图分类无线电电子学、电信技术;
关键词
入库时间 2022-08-18 00:54:28

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