LVSの出力情報を活用したVLSI電源配線幅の高速検証システム

摘要

VLSIのレイァゥト設計において，電源線に十分な配線幅が確保されていないと過剰な電流による溶断などの致命的事故を引き起こすため，配線幅のチェックは極めて重要である.先に筆者らはレイァゥトデータからビア(Via)を擬似的に削減し，2点間の配線幅チェックを高速に実行する手法を提案した.そこでは，配線幅検証の対象区間は配線ネット上の開始点と終了点の2点で指定される.しかし，この2点の座標データは作業者が検証仕様書を見ながら手入力しているため，配線幅チエツク自体の高速化は達成できたものの，全体のTATは改善されないという問題が残っていた.そこで今回，LVS(Layout Versus Schematics)のクロスリファレンス情報を利用し，配線幅チェックの対象となる開始と終了の2点の座標を自動的に算出し，その後はバッチ処理にて配線幅チェックを実行するシステムを開発した.これにより人手作業の工程が大幅に短縮され，TATの改善が期待できる.大規模な実データによる実験の結果，本システムにより20箇所の配線幅検証が30分ほどで終了し，従来の検証箇所の人手入力による場合と比較して処理時間が大幅に短縮できた.