机译:进位选择加法器的有效架构
Department of Electronics and Communication Engineering, College of Engineering Guindy,Anna University, Chennai, India;
Area efficient; Carry-select adder (CSLA); Field programmable gate array (FPGA); Low power; VLSI architecture;
机译:使用零进位超前加法器的高效进位选择加法器
机译:使用逻辑优化技术进行携带选择加法器的区域高效VLSI架构的设计
机译:节能型BEC改进的基于携带选择加法器的PTMAC体系结构,用于生物医学处理器
机译:使用有效进位选择加法器来实现FIR滤波器的乘法器架构的实现
机译:高速条件进位选择加法器的仿真与分析。
机译:面积/延迟优化的早期输出异步全加法器和相对定时的纹波进位加法器
机译:能量和区域高效携带选择加法器双重携带加法器
机译:定期,区域有效的Carry-Lookahead加法器