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机译:互连线中的电阻性开路引起的延迟
Departament d'Enginyeria Electronica, Universitat Politecnica de Catalunya, Diagonal, 647, P9, 08028 Barcelona, Spain;
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resistive opens; defect location; delay; interconnect fault; CMOS;
机译:通过温度相关电阻测量提取纳米级互连线的电阻率和面积
机译:中继器设计可减少电阻互连中的延迟和功耗
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机译:通过电阻打开和短裤引起的互连延迟分析
机译:基于硅微谐振器的电光开关和片上光学互连的延迟线
机译:具有电阻互连的交叉开关存储阵列上的矩阵映射及其在生物信号的内存中压缩中的使用
机译:通过温度依赖性电阻测量提取纳米级互连线的电阻率和面积