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机译:通过同时多层导线间距,在VLSI电路中限制时序的功率最小化
Intel Israel (74) Ltd., Technology and Manufacturing Group, Haifa 31015, Israel;
Bar-Ilan University, Engineering Faculty, Ramat-Gan 52900, Israel,Technion, Electrical Engineering Faculty, Haifa 32000, Israel;
Technion, Electrical Engineering Faculty, Haifa 32000, Israel;
Interconnect sizing and spacing; Power-delay optimization; Constrained optimization;
机译:通过线距优化VLSI微处理器中的电源延迟
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