大規模LSI実装基板検査の経済性評価

摘要

大型コンピュータをはじめとする高速大容量データ処理回路はより高集積が可能なCMOS集積回路を用いた並列動作により処理速度向上を図ってきたが，その分，入出力信号端子数（以下入出力ピン数という）が増加してきた．この多ピンCMOS集積回路（以下多ピンLSIという）をプリント配線板に実装した大規模回路（以下実装基板という）は，入出力ピン数が数千と極めて多く，電気的機能検査コストは膨大なものとなっている．本研究では，大規模LSI実装基板の機能を検査する代表的な3方法，ファンクションテスト，スキャンテスト及びI/Oスキャンテストの経済性について，装置コストとランニングコストの和で表した経済性評価関数を用いて数値化，比較評価し，装置コストの小さなスキャンテストが検査時間の増大によってファンクションテストとトータル検査コストで逆転すること，I/Oスキャンテストが検査時間の増大分を考慮しても他の方式よりも1 けた以上経済性で有利であることを検証した．