［特別招待講演］ハイパフォーマンスコンピューティングを目指したMPLDアーキテクチャの検討

摘要

近年では高性能FPGAの登場により科学技術計算等を対象にしたHPC（High Performance Computing）の分野において研究が盛んである．HPCでは，近年のCPUの高速な動作周波数に対しFPGAのコンフィギュレーション速度はかなり遅いため，CPUの処理時間とFPGAのコンフィギュレーション時間の差により深刻なオーバーヘッドが生じるという問題がある.また，一般に演算とメモリが外部Ⅰ／Oにより分断されており，FPGAの高い並列性を生かすのが難しいという問題がある．そこで，通常のメモリへの書き込み動作と同じ手法で高速にコンフィギュレ一ション行うことで高速な部分再構成ができるだけでなく，演算結果を外部Ⅰ／Oを経由せずにFPGAがメモリにアクセスできるFPGAの可能性について紹介する．%As the practical use of high performance FPGA increases, research on using FPGAs in the field of HPC (High Performance Computing) for scientific calculation is recently increasing. In contrast to the high-speed operation frequency of CPU, the configuration speed of FPGA is quite slow, which cause a serious overhead by the difference of CPU processing time and FPGA configuration time on HPC. Also in general, arithmetic operations in the FPGA and data in memory are separated by external I/Os which arises overhead for executing highly parallel operation in the FPGA. To avoid the overheads, we present a FPGA which can be partially reconfigured by the same action used for writing data in a memory, and also present the possibility for an FPGA for accessing memory without using external I/Os for reading and writing results of arithmetic operation done in the FPGA.