不感帯防止位相比較回路を用いた低消費電力PLL

摘要

The accurate- and low jitter- PLLs are required to realize a high-speed wireless communication system. The PFD, which detects the phase and frequency difference between input and VCO output signals in the PLL, has the problem of its limited resolution called Dead Zone (DZ). It is generally known that this DZ degenerates the open loop gain of a PLL. In this article, the effect of DZ against the PLL is analyzed and a phase defection technique using multi-phase VCO is proposed to alleviate DZ.%無線通借のブロードバンド化に伴い，信号純度の高いPLL（Phase-Locked Loop）への要求は依然高まっている．最も一般的なチャージポンプを用いたType ⅡのPLLは，PFD（Phase Frequency Detector）によって位相/周波数比較を行う．PFDの位相検知の分解能は無限ではなく，不感帯と呼ばれる感度限界が存在する．この感度限界があるとPLLの開ループ利得は設計値よりも減少することが知られているが［1］，その影響を詳細に検証した文献は少ない．本稿では，不感帯がPLLに与える影響を検証するとともに，多相　VCO　を用いることで不感帯を回避可能な位相比較回路，およびそれを用いたPLLを提案し，その有効性をシミュレーションにより示した．