65nm CMOSテクノロジによる6bit任意デジタル雑音エミュレータの開発

摘要

An arbitrary noise generator (ANG) is based on time-series charging of divided parasitic capacitance (TSDPC) and emulates power supply noise generation in a CMOS digital circuit. A prototype ANG incorporates an array of 32 × 32 6-bit TSDPC cells along with a 128-word vector memory and occupies 2×2 mm~2 in a 65 nm 1.2 V CMOS technology. Digital noise emulation of functional logic cores such as register arrays and processing elements is demonstrated with chip-level waveform monitoring at power supply, ground, as well as substrate nodes.%時分割寄生容量列（time-Series charging of divided parasitic capacitance：TSDPC）モデルに基づいたCMOSデジタル回路の電源雑音発生をエミュレートする任意雑書発生回路（arbitrary noise generator：ANG）を提案する.プロトタイプは128ワードのSRAMによって容量値を任意設定可能な32セル×32セルの6ビットTSDPCセルアレイで，65nml.2VCMOSテクノロジを用いて実装しサイズは2×2mm~2である．本回路を用いて，レジスタ列や演算装置などのロジックコアのデジタル雑音のエミュレーションを行い，電源，グラウンド，基板での雑音波形をオンチップモニタによって取得した．