タイミング制約を緩和するクロッキング方式の予備評価

摘要

The feature size of LSI is getting smaller year by year, increasing random variation between the elements. These days, the problem of the variation imposes too severe timing constrains to design circuit with enough timing margin. To overcome this problem, this paper proposes a clocking scheme with relaxed timing constrains. Our method separates logic paths into two kinds of paths, short path and critical path. The circuits will be allowed up to 1.5 clock cycle delay per stage, while existing method, two phase latch allows 1 clock cycle delay per stage. Timing margin produced by proposed method enables lower energy consumption and higher clock frequency.%半導体プロセスが微細化するにつれて，ばらつきの問題が深刻化してきている．従来のワーストケース設計ではこの間題に対処することは難しくなりつつあり，今後の半導体産業の発展には，ばらつきを吸収する回路技術が不可欠であると考えられている．本研究では，クリティカル・パスとショート・パスにそれぞれ異なるラッチ制御を行うことにより，タイミング制約の緩和を図る．2相ラッチと比べて1.5倍もタイミング制約が緩和されたことにより，ばらつき耐性向上のみならず，大幅な高クロック化や低電圧化が可能となる．