微細High-k/メタルゲートデバイスにおけるキャリア移動度とT_（inv）スケーリングの関係および22nmノードに向けたデバイス設計ガイドライン

摘要

T_（inv），スケーリングとチャネル内キャリア移動度劣化のトレードオフに関し、極微細MOSFETを用いた実験データに基づき解析を行った。ゲート長25nmまでのMOSFETにおけるドレイン駆動力I_（on）に対するN_sやV_（inj）、DIBLの影響を分離することで、T_（inv）スケーリングと共に増加するチャネル内キャリア移動度劣イヒに対し、N_s向上、DIBL抑制の効果が相対的に大きくなり、MOSFET設計の最適化を行うことで極微細MOSFETにおいてもスケーリングによる素子性能向上を得ることが可能であることを示す。更に、ゲートリーク電流の増加を抑制しつつT_（inv）スケーリングを可能とする界面層の適用により、I_（on）＝1mA/μm、I_（off）＝100nA/μm、L_g＝25nm、V_（dd）＝1.0V、A_（vt）＝1.8mVμm、T_（inv）＝1.13nmの素子性能を達成した。%The trade-off between T_(inv) scaling and carrier mobility (μ) degradation in deeply scaled HK/MG nMOSFETs has been investigated based on experimental results. I_(on) components are analyzed in terms of N_s, v_(inj) and SCE in L_g=25nm devices for the first time. As a result, it is clarified that the aggressive T_(inv) scaling can achieve the performance improvement even if μ degradation occurs in some degree, because μ impact decreases with L_g and T_(inv) scaling impact becomes strong. Furthermore, we have introduced the effective T_(inv) scaling (novel SiON) process and demonstrated its excellent device performance (I_(on)=1mA/μm @I_(off)=100nA/μm, L_g=25nm, V_(dd)=1.0V, A_(vt)=1.8mVμm, T_(inv)=1.13nm, without any performance booster technology).