レート保証型パケットバッファリング回路の低消費電力化技術

摘要

高速データ転送を保証する高性能ルータの開発において、パケットバッファの動作保証が非常に困難になっている。我々の研究チームでは、SRAMの使用を限定し代わってDRAMを用いた、高速データ転送レート保証、大容量搭載が可能な、低コスト、低消費電力であるパケットバッファを構築するHead Buffbr方式MMUを提唱している。本稿では、Head Buffer方式MMUにおけるDRAM高速データ転送レート保証を可能にする、バンク選択回路の設計を行う。また、バンク選択回路のDRAMアクセス制御により、メモリ操作に必要な電力を削減できることを示す。%To design guaranteed high-performance router, it is problem that packet buffer is non-deterministic. We propose Head Buffer MMU which can realize high-speed data transfer guaranteed packet buffer. Moreover, the MMU can provide large buffers with cost-effective and low power consumption. In this paper, we design the bank selection circuit which can guarantee DRAM high-speed data transfer in Head Buffer MMU. We then show power saving of DRAM by using the bank selection circuit.