Design of partially-asynchronous parallel processing elements for setting up Benes networks in O(log_2N) time

摘要

Simple and fast processing elements for setting up Benes networks in parallel were demonstrated for the first time. All functions of the parallel processing elements were implemented with only hard-wired logic circuits, some of which operate asynchronously, for simplicity and speed. We developed the most critical elements for setting up a 16 × 16 Benes network. As a result, a preliminary design of the elements required only 67 slices (or about 1%) on an ordinary FPGA, and operated as fast as in only 20 clock cycles.%スイッチサイズNのべネス網の回線設定をO（log_2N）時間で実行可能な並列制御回路の新たな構成原理を提案した。この回路はすべてワイアードロジックによって実現され，その一部は非同期処理で実現されている。提案する回路は単純な構成であると同時に，高速動作が可能である。我々はN＝16のべネス網の並列制御回路の基本部分をFPGAによって実現した。また，実験によって，その正常動作を確認した。その回路規模は非常に小さいことを明らかにした。